.4. JK-тригер
Властивість непрозорості MS-тригера використана для побудови широко- вживаного JK-тригера, схема якого показана на рис.4.5, а.
Рис.4.5. JK-тригер
JK-тригер вирізняється тим, що виходи його петлями зворотних зв’язків навхрест заведені на вхідні кон’юнктори 1 і 2. Зовнішні входи самого тригера при цьому позначають J і K. При J = K = 0 С-сигнал не може відкрити елементи входів 1 і 2, тому тригер перебуває в режимі зберігання. При J = 1, К = 0 синхросигналом може бути відкритий лише елемент 1, причому лише за умови, що перед надходженням С-сигналу на виході тригера був 0 (Q = 0). Тоді після спаду синхросигналу тригер перемкнеться в одиничний стан. Якщо ж тригер до синхросигналу перебував в одиничному стані, то він так і залишиться в ньому. Таким чином, J-вхід виконує функції синхронізованого S-входу. Завдяки симетрії схеми легко побачити, що K-вхід виконує функції синхронізованого R-входу, переводячи тригер у нульовий стан. Таким чином, при різних рівнях сигналу на J- і К-входах JK-тригер діє як синхронний непрозорий RS-тригер.
Суттєво відрізняється дія JK-тригера від RS-тригера за умови J = K = 1. Для RS-тригера такий стан входів заборонений. При будь-якому стані тригера сигнали зворотного зв’язку відкривають для С-сигналу саме той вхідний кон’юнктор, пройшовши через який С-сигнал переведе тригер у протилежний стан. Таким чином, при J = K = 1 після спаду кожного С-сигналу JK-тригер змінює стан своїх виходів на протилежний. Це так званий рахунковий режим, або Т- режим роботи тригера.
У стислому вигляді функціонування JK-тригера представлене в табл. 4.1. Новим серед табличних символів є символ спаду синхроімпульсу, який зображується направленою вниз стрілкою. Таблиця відображає той факт, що для JK-тригера перемикальним є не рівень синхроімпульсу, а його перепад рівня 1/0.
6. Синхронні лічильники. Тимчасові діаграми, принцип роботи.
5.2. Синхронні лічильники
Із метою зменшення часу перебігу перехідних процесів схему, показану на рис. 5.1, а, можна реалізувати у варіанті з подачею вхідних імпульсів одночасно на всі тригери. У цьому випадку кожний тригер виробляє сигнали управління, що є логічною функцією стану лічильника і визначається конкретними тригерами, які змінюють стан при даному вхідному імпульсі.
Принцип формування цих сигналів виходить із тимчасової діаграми на рис.5.1,б: тригер змінює стан під час надходження чергового рахункового імпульсу, якщо всі попередні тригери знаходилися в стані 1. Звідси й витікає схема синхронного лічильника, що показана на рис.5.2.
Рис. 5.2. Чотирирозрядний синхронний лічильник
Швидкодія лічильника характеризується часом дозволу, тобто мінімальним тимчасовим інтервалом між вхідними сигналами, при якому лічильник ще правильно функціонує. Максимальна частота рахунку Fmax пов’язана з часом дозволу Тдозв простим співвідношенням Fmax = Т–1дозв. Очевидно, що швидкодія синхронних лічильників за інших рівних умов завжди вища, ніж асинхронних.
На рис. 5.3 наведено таблицю роботи JK-тригера та комбінації сигналів на входах J і К, що забезпечують потрібне спрацьовування JK-триггера. Знак Ø означає невизначений стан. Таким чином, замість Ø можна записувати як 0, так і 1, що виявляється зручним для мінімізації логічних функцій.
| Jn Kn | Qn+1 | Qn→ Qn+1 | Jn Kn | | | 00 | 01 | 11 | 10 |
| 0 0 | Qn | 0 0 → 0 | 00 Ø | 00 | 0 | 1 | 3 | 2 | |
| 1 0 | 1 | 0 0 → 1 | 1 Ø | 01 | 4 | 5 | 7 | 6 | |
| 0 1 | 0 | 1 → 0 | Ø 1 | 11 | 12 | 13 | 15 | 14 | |
| 1 1 |  n | 1 → 1 | Ø 0 | 10 | 8 | 9 | 11 | 10 |
Рис. 5.3. Таблиця роботи JK-тригера і карта переходів двійкового синхронного лічильника
Розглянемо порядок побудови синхронного лічильника на прикладі синтезу двійкового чотирирозрядного підсумовувального лічильника.
Складається карта переходів синхронного лічильника. Для підсумовувального лічильника це переходи від 0 до 15 і повернення в нульовий стан.
Заповнюються карти Карно для кожного з тригерів лічильника (рис. 5.4). Змінними є сигнали на виходах тригерів Q1, Q2, Q3, Q4, функціями – сигнали на входах J і К. У даному випадку кількість тригерів має дорівнювати чотирьом, оскільки кількість станів лічильника 16 = 24, і тому заповнюються чотири карти Карно.
У кожному квадраті карти Карно записується комбінація на входах J і К, необхідна для потрібного спрацьовування тригера. У першій карті враховуються стан першого тригера, у другій – другого і т. д.
| Q2Q1 Q4Q3 | 00 | 01 | 11 | 10 | 00 | 01 | 11 | 10 | 00 | 01 | 11 | 10 | 00 | 01 | 11 | 10 | |||
| 00 | 1Ø | Ø1 | Ø1 | 1Ø | 00Ø | 1Ø | Ø1 | Ø0 | 00Ø | 00Ø | 1Ø | 00Ø | 00Ø | 00Ø | 00Ø | 00Ø | |||
| 01 | 1Ø | Ø1 | Ø1 | 1Ø | 00Ø | 1Ø | Ø1 | Ø0 | 00Ø | Ø0 | Ø1 | Ø0 | 00Ø | 00Ø | 1Ø | 00Ø | |||
| 11 | 1Ø | Ø1 | Ø1 | 1Ø | 00Ø | 1Ø | Ø1 | Ø0 | 00Ø | Ø0 | Ø1 | Ø0 | Ø0 | Ø0 | Ø1 | Ø0 | |||
| 10 | 1Ø | Ø1 | Ø1 | 1Ø | 00Ø | 1Ø | Ø1 | Ø0 | 00Ø | 00Ø | 1Ø | 00Ø | Ø0 | Ø0 | Ø0 | Ø0 | |||
| | J1K1 | J2K2 | J3K3 | J4K4 | |||||||||||||||
Рис. 5.4. Карти Карно чотирирозрядного синхронного лічильника
Проводяться контури для входів J і К з урахуванням не лише наявних у карті одиниць, але й факультативних умов, після чого записуються мінімізовані функції для JК-входов. Так, у першій карті Карно в кожному квадраті по входах J і К стоїть 1 або Ø. Таким чином, можливо об’єднати в контур 16 квадратів, у яких є 1 і Ø, тобто 24 одиниць, тим самим виключивши всі чотири змінні. Виходить рівняння для входів першого тригера:
J1 = К1 = 1.
У другій карті загальним контуром для J- і К-входів є середній контур із восьми одиниць, або 23. Таким чином, виключаються три змінні, а рівняння має вигляд:
J2 = К2 = Q1.
Аналогічним чином для третьої і четвертої карти проводяться контури відповідно з чотирьох і двох одиниць і записуються рівняння для JK-тригеров третього і четвертого тригерів:
J3 = K3 = Q1Q2;
J4 = K4 = Q1Q2Q3.
Будується схема лічильника з урахуванням отриманих логічних зв’язків. Для їхньої організації використовуються два логічних елементи І (рис. 5.5).
Аналогічно можна виконати синтез синхронного віднімального лічильника, в якому послідовність рахунку буде зворотною – від 15 до 0.
Рис. 5.5. Принципова схема чотирирозрядного двійкового синхронного лічильника
Після виконання всіх етапів синтезу отримаємо рівняння для JK-входов тригерів : J1 = K1 = 1; J2 = K2 =
1; J3 = K3 = 1 2; J4 = K4 = 1 2 3.Із рівнянь видно, що у віднімальному лічильнику на JK-входи наступних тригерів сигнали подаються з інверсних виходів попередніх тригерів.
На рис. 5.6 наведена схема чотирирозрядного двійкового синхронного віднімального лічильника, побудованого на JK-тригерах К155ТВ1 із вбудованими елементами 3И на входах J і К. Перед початком роботи імпульсом початкової установки по S-входам лічильник установлюється в стан 1111.
Рис. 5.6. Принципова схема чотирирозрядного двійкового синхронного віднімального лічильника
Як бачимо, синтез синхронних лічильників вимагає необхідних знань, умінь і навичок. Побудову лічильників на тригерах виконують лише тоді, коли рахунок імпульсів виконується в коді, відмінному від двійкового або від двійково-десяткового, оскільки останні випускаються промисловістю в інтегральному виконанні (мікросхеми ИЕ7 та ИЕ6 відповідно). Використовуючи ці мікросхеми, можна отримати лічильник будь-якої розрядності і на будь-який коефіцієнт перерахунку.
7. Цифрові компаратори. Тимчасові діаграми, принцип роботи.
Цифрові компаратори виконують порівняння двох n-розрядних двійкових чисел, наприклад
Xn = (xn, x1) і Yn = (yn, . y1),
де xn і yn – старші розряди цих чисел.
Співвідношення між числами xn та yn описуються п’ятьма функціями:
Найпростіші компаратори формують на виході однобітовий сигнал рівності – «1» або нерівності – «0» двох чисел. Більш складні компаратори в разі нерівності визначають, яке з чисел більше.
8. Регістри зсуву. Схеми, принцип роботи
Регістр зсуву (shift register) – це регістр, вміст якого при подачі сигналу управління може зсовуватися в бік старших або молодших розрядів. Схема регістра зсуву показана на рис. 7.3.
Рис.7.3. Регістр зсуву
На рисунку тригер Q0 – молодший, Qm-1 – старший; вхід кожного тригера (окрім Q0) підключений до виходу сусіднього молодшого тригера. Коли на всі три входи тригерів надходить активний спад сигналу Shift, вихід кожного тригера набуває стану свого молодшого сусіда і таким чином інформація, що міститься в регістрі, зсовується на один розряд у бік старших розрядів, уліво. Тригер Q0 набуває при цьому стану послідовного входу DS (data serial). Інформація, що надійшла на вхід DS під час якого-небудь такту, з’явиться на виході Qm-1 через m тактів. У схемі використані непрозорі тригери. Якщо поставити прозорі, то при активному рівні сигналу Shift усі тригери стають прозорими і сигнал DS встигне пройти стільки тригерів, скільки дозволить тривалість сигналу Shift.
Часто потрібні більш складні регістри: із паралельним синхронним записом інформації, реверсивні, із паралельно-послідовним записом. Такі регістри називаються універсальними. Прикладом такого регістра є ІМС К155ИР11 (аналог SN7495N, SN7495J). Регістр може працювати в чотирьох режимах: паралельне занесення даних, зсув уліво, зсув управо, зберігання даних.
Застосування регістрів зсуву дуже різноманітні. В арифметиці зсув числа на один розряд уліво відповідає множенню його на 2, зсув управо – розподілу навпіл. В апаратурі передачі даних універсальні регістри перетворюють паралельний код на послідовний і навпаки. Передача даних послідовним кодом порівняно з передачею паралельним суттєво заощаджує число ліній зв'язку.
На рис. 7.4 наведено приклад схемної реалізації чотирирозрядного регістра зсуву вправо, побудованого на D-тригерах.
Рис. 7.4. Регістр зсуву вправо: а) схема; б) умовне зображення
При записі в регістр двійкового слова А = а3а2а1а0 перший розряд слова, що вводиться, а0, подається на вхід крайнього лівого тригера Т3, що є одночасно входом регістра в цілому, і записується в нього при надходженні першого сигналу синхронізації С. Із надходженням наступного сигналу синхронізації значення а0 з виходу розряду Q3 вводиться в розряд Q2, а в розряд Q3 надходить а1.
Із надходженням кожного чергового синхроімпульсу проводиться зсув інформації на один розряд управо. Після четвертого синхроімпульсу регістр виявляється заповненим розрядами слова А і перший розряд слова (а0) з’явиться на виході Q0. Якщо подати на регістр ще одну послідовність із чотирьох синхроімпульсів, установивши при цьому на його вході нульовий рівень, то з регістра (із виходу Q0, що є виходом регістра в цілому) послідовно виводитимуться розряди слова А і регістр буде звільнений від зберігання слова А.
Таким чином, у процесі зсуву інформації кожен тригер Тi регістра: а) передає збережену інформацію на тригер Тi-1 ; б) змінює свій стан за рахунок прийняття інформації від тригера Тi + 1. Передача інформації з тригера Тi і змінення його стану не можуть відбуватися одночасно. Тому основна складність реалізації операції зсуву полягає в поділі в часі виконання зазначених етапів у кожному розряді тригера регістра. Ця складність виключається за рахунок використання синхронних тригерів із динамічним управлінням запису або двоступеневих тригерів, внутрішня організація яких передбачає поділ у часі етапів приймання вхідної інформації та змінення вихідної.
На рис. 7.5 наведена схема регістра зсуву вліво, що побудована на двоступеневих D-тригерах. Комбінуючи схеми зсуву вправо і вліво та використовуючи керівні сигнали, можна побудувати реверсивний регістр.
Рис. 7.5. Регистр зсуву вліво
Регістр зсуву легко перетворюється на кільцевий регістр при з’єднанні виходу останнього розряду із входом першого (рис.7.6).
Рис. 7.6. Кільцевий регістр
Для забезпечення інших видів запису та зчитування застосовуються комбіновані регістри, приклад реалізації одного з яких наведено на рис. 7.7. Тут двоступеневі логічні елементи І–АБО при V = 1 забезпечують після подачі тактового імпульсу на вхід С передачу сигналу з i-го в i-1-йтригер, а при V = 0 забезпечується запис у регістр сигналів, що являють собою паралельний код. Зчитування записаного довільним способом слова можливо як у вигляді паралельного коду Q0,Q1,Q2,Q3, так і у вигляді послідовного коду при подачі чотирьох тактових імпульсів.
Рис. 7.7. Комбінований регістр
Синтез комбінаційних схем цифрових пристроїв.
1) Синтез схеми
пояснення її роботи на понятійному рівні у вигляді набору фраз. Складність виконання синтезу пов’язана з тим, що завдання описується неформальними термінами, які припускають неоднозначне трактування. Основна мета етапу – формалізація завдання, у процесі якого визначаються кількість вхідних логічних змінних (аргументів) і значення вихідної змінної (функції) для кожної комбінації значень аргументів. Результат етапу – таблиця істинності.
2) Якщо функція визначена не для всіх наборів аргументів, то потрібно усунути неоднозначність таблиці.
3) Скласти ДДНФ для кількох варіантів довизначення.
4) Мінімізувати ДДНФ будь-яким доступним методом.
5) Реалізувати ДНФ на заданому логічному базисі.
Для порівняння між собою різних варіантів схем, що реалізують одну й ту ж саму функцію, необхідно оцінити їхню якість. Найбільш поширена оцінка схеми за двома параметрами: затримкою – Т і апаратними витратами – W.
Приклад. На мікросхемах серії К155 (табл. 2.1) побудувати кілька варіантів схем, що реалізують задану мінімальну ДНФ
. Порівняти отримані результати. Схемна реалізація в базисі НЕ, І, АБО показана на рис.2.3,а. Апаратні витрати складаються з чотирьох інверторів (ЛН1), кожен з яких займає 1/6 корпусу, двох елементів 2І (ЛА3) і двох елементів 2АБО (ЛЛ1), кожний з яких займає 1/4 корпусу. Вважаючи, що затримки всіх елементів однакові, отримаємо Т=4; W = 4·1/6 + 2·1/4 + 2·1/4 = 20/12. Невикористані елементи частково зайнятих корпусів не враховуються, оскільки вони можуть бути використані в інших вузлах.
Реалізація з використанням мікросхем ЛР3 показана на рис. 2.3,б. Для цього потрібно здійснити п’ять інвертувань на елементах (ЛН1) і використати цілком мікросхему ЛР3: Т = 3; W = 5·1/6 + 1 = 22/12 корпуса. Витрати W дещо зросли, а затримка зменшилася до 3.
Застосувавши до функції Y правило де Моргана, отримаємо
(рис.2.3,в), Т = 3; W = 3·1/6 + 2·1/4 + 1·1/3 = 16/12 корпусу. Схема, при тій же самій швидкодії, виявилася помітно економічнішою. Можна спробувати використати формули де Моргана для зменшення числа вхідних інвертувань. Тоді 
(рис.2.3,г), Т = 2; W = 11/12 корпусу. Ще одне застосування формули де Моргана дає 
(рис.2.3,д), Т = 3; W = 9/12 корпусу. Схема більш повільна, утім дуже економічна.
Якщо в останньому виразі розкрити дужки, то отримаємо ще один варіант схеми
(рис.2.3,е), Т = ; W = 12/12 корпусу. Затримка цієї схеми виявилася найменшою зі всіх розглянутих.Рис. 2.3. Варіанти реалізації функції Y
Зазначимо, що за основу була взята мінімальна ДНФ, її схемна реалізація виявилася найекономічнішою з усіх. Суперечності тут немає. Мінімальна ДНФ – мінімальна лише в певному значенні: це вираз, що має мінімальне сумарне число букв. Перекладаючи на мову апаратури, можна сказати, що це відповідає мінімуму суми входів усіх кон’юнкторів, що реалiзують елементарні кон’юнкції.
ДНФ у триярусній схемі НЕ–І–АБО показаній на рис.2.3,а. Витрати інвертувань і диз’юнкторів цей критерій ігнорує. Звідси не витікає, що мінімізація не потрібна взагалі: чим компактніший вираз, тим легшою є його подальша обробка.
ЛЕ ІМС мають обмежену кількість входів (від 1 до 8). Дуже часто виникають ситуації, коли кількість вхідних сигналів є більшою за кількість входів ЛЕ. У цьому випадку застосовують способи розширення. Збільшення коефіцієнта Коб, тобто кількості входів, можна досягти за допомогою аналогічних елементів, користуючись правилом де Моргана або способом подвійної інверсії.
Приклад. У базисі 2І–НЕ побудувати восьмивходовий елемент І.
Рис. 2.4 Реалізація ДНФ у базисі 2І–НЕ
Рис.2.5 Каскадне розгалуження
Такий спосіб побудови багатовходових схем через маловходові називається пірамідальним (рис. 2.5).
Коли потрібно мати Кроз>10, більш ефективним є мікросхеми з відкритим колектором вихідного транзистора, де R0 – обмежувальний резистор.
Рис. 2.6 Мікросхема з відкритим колектором
Мікросхеми з відкритим колектором дозволяють регулювати навантажувальну здатність. Крім цього, вони допускають паралельне під’єднання аналогічних виходів на одне спільне навантаження (монтажна логіка)
Правила схемного включення логічних елементів
Обмеження щодо здатності навантаження ЛЕ задається максимальним числом входів ЛЕ тієї ж серії, які можна підключити до виходу даного елемента. Різні елементи різних серій мають коефіцієнт розгалуження по виходу
Кроз = 5 –20, типове значення –10. Спеціальні буферні ЛЕ мають Кроз30.
Невикористані входи в більшості серій не мають залишатися не- підключеними. У ТТЛ- і ТТЛШ-серіях сигнал від вільного входу сприймається елементом як логічна одиниця, але при цьому знижуються завадостійкість і швидкодія ЛЕ. У ТТЛ- і ТТЛШ-серіях невикористані І-входи або об’єднують з іншими, якщо при цьому не перевищується допустиме навантаження джерела сигналу, або підключають до джерела з логічною одиницею. Насамкінець, для цього використовують елемент І–НЕ, входи якого заземлені, або резистор з опором 1 кОм, підключеним до джерела живлення +5В. До такого джерела дозволяється підключати до 20 невикористаних входів І.
У КМОН-елементах у жодному випадку не має бути вільних входів. Їх можна підключати до джерела живлення без резистора або об’єднувати з робочими.
Невикористані входи АБО в будь-яких серіях мають бути з’єднані з логічним нулем, тобто із загальним дротом.
Якщо деякі ЛЕ, що входять до складу корпусу, не використовуються, то на входи невикористаних ЛЕ ТТЛ-серій потрібно подати такі сигнали, щоб на їхніх виходах була одиниця: у такому стані ЛЕ споживають менший струм і його можна використовувати як джерело логічної одиниці.
Невживані КМОН-елементи можна фіксувати в будь-якому стані.
Шифратори
Шифратор виконує функцію, зворотну дешифратору. Класичний шифратор має m входів і n виходів, і при подачі сигналу на один із входів (обов’язково на один і не більше) на виході з’являється двійковий код номера збудженого входу. Число входів і виходів такого шифратора пов’язане співвідношенням m=2n. Шифратор можна використовувати, наприклад, для відображення у вигляді двійкового коду номера натиснутої кнопки або положення багатозначного перемикача. Часто зв’язок між входами та виходами записується як 8х3, 16х4, 32х5 і т. д. Для десяткової системи числення використовуються шифратори 10х4, тобто шифратори з неповним числом входів.
Часто шифратори використовуються для формування коду номера натиснутої кнопки або положення багатопозиційного перемикача. Виділити вибраний вхід можна логічною одиницею (1) або логічним нулем (0); відповідно розрізняють шифратори з прямими входами (активний вхідний рівень – логічна 1) і з інверсними входами (активний вхідний рівень – логічний 0). На умовному графічному позначенні шифратора ставляться букви CD – від англійського coder – кодер, шифратор (рис. 3.7).
а) б)
Рис. 3.7. Умовне графічне позначення шифратора 8х3 з прямими
( а – активний 5-й вхід) та з інверсними ( б – активний 3-й вхід) входами
Покажемо на прикладі шифратора, що будь-яка комбінаційна мікросхема може бути побудована на логічних елементах. На рис. 3.8,а наведена таблиця роботи десяткового шифратора з прямими входами, а на рис. 3.8,б показано його умовне графічне позначення. На основі таблиці істинності шифратора дуже просто записати рівняння для виходів, ураховуючи, що 1 присутня тільки на одному вході.
Згідно з цими рівняннями можна побудувати схему на елементах АБО. Якщо для побудови схеми використовувати елементи АБО–НЕ, то вийде шифратор з інверсними виходами.
| № з/п | Код «1 із 10» (унітарний) | Код 8–4–2–1 |  | ||||||||||||||
| х0 | х1 | х2 | х3 | х4 | х5 | х6 | х7 | х8 | х9 | Y4 | Y3 | Y2 | Y1 | | |||
| 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | | ||
| 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | | ||
| 2 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | | ||
| 3 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | | ||
| 4 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | | ||
| 5 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | | ||
| 6 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | | ||
| 7 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | | ||
| 8 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | | ||
| 9 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | | ||
| а) | б) | ||||||||||||||||
Рис. 3.8. Таблиця істинності шифратора 10х4 (а)
та його умовне графічне позначення (б)
На практиці ж як вхідний рівень частіше використовується 0 (шифратори з інверсними входами). При цьому в таблиці істинності, у лівій частині по діагоналі, будуть логічні нулі, а всі інші значення – одиниці. Права частина таблиці, що містить вихідний код, не зміниться.
За принципом двоїстості вихідна функція не зміниться, якщо складання замінити множенням із запереченням.
Схема шифратора 10х4, побудована за цими рівняннями на елементах І–НЕ, наведена на рис. 3.9,а. Вхідний сигнал EI (Enable In – англ.) має значення сигналу дозволу на роботу шифратора. При EI = 1 на виході інвертора з’являється 0, а на усіх виходах шифратора – 1, незалежно від вхідних сигналів. При EI = 0 на виході інвертора – 1 і вихідні сигнали набувають значень відповідно до вхідних сигналів, тобто шифратор нормально функціонує.
Вхід дозволу EI присутній в усіх інтегральних шифраторів. Він використовується для синхронізації їхньої роботи, а також при нарощуванні розрядності шифраторів.
Наприклад, КМ555ИВ1 (аналог SN74LS148), К555ИВ3 (аналог SN74LS147).
Рис. 3.9. Схема шифратора 10х4, керованого нулями (а)
та умовне графічне позначення (б)
Тригер D – типу,
D-тригером називають синхронний тригер, що має два входи: вхід даних D і вхід синхронізації C. Цей тип тригера широко використовується в цифрових пристроях. Інші його назви: transparent latch, D-тригер, керований синхросигналом. D-тригер перемикається тільки за сигналом на С-вході, причому у стан, що диктується D-входом. Умовне позначення D-тригера показане на рис. 4.3, а.
а) б)
Рис.4.3. D-тригер
На рис. 4.3,б показаний універсальний спосіб побудови D-тригера із синхронного RS-тригера: за допомогою інвертування однофазний вхід даних D перетворюється на парафазний і подається на S- та R -входи.
Зміни D-входу при С = 0 ніяк не впливають на стан виходу Q: триггер, замкнений по С-входу, перебуває в режимі зберігання. Фронт С-сигналу викликає перемикання тригера в той стан, який був до цього моменту на вході D. При С = 1 будь-яка зміна D-входу викликає зміну виходу Q. Після спаду синхросигналу тригер фіксує на виході той стан, який був на D-вході безпосередньо перед цим моментом. Наступна зміна Q буде можлива тільки по фронту наступного синхроімпульсу. Якщо на С-вхід діє постійний одиничний рівень синхросигналу, то властивість запам’ятовування виявлятися ніяк не буде і він буде виконувати функції звичайного буферного підсилювача потужності у тракті передачі даних.
Для того щоб процес фіксації стану D-входу відбувся без збоїв, тобто був однозначно передбачуваним, перехідний процес у схемі, викликаний зрізом С- сигналу, не повинен накладатися на перехідній процес, викликаний перемиканням D-входу. Це означає, що будь-які зміни стану D-входу мають припинитися за деякий час до зрізу С-сигналу, званий часом підготовки (setup time), і можуть знов розпочатися після зрізу С-сигналу не раніше ніж через час витримки(утримання) – hold time).
Необхідність введення та нормування інтервалів підготовки й витримки характерна для всіх функціональних вузлів, що мають вхід синхронізації. Крім того, для будь-якого синхронного вузла існує мінімально допустима тривалість синхроімпульсу, що забезпечує відсутність збоїв через накладення перехідних процесів від фронту і зрізу цього імпульсу.
Для тригерів, що випускаються у вигляді мікросхем, тимчасові характеристики наводяться в довідниках. Прикладами D-тригерів можуть служити інтегральні мікросхеми (ІМС) К155ТМ5 (аналоги SN7477N, SN7477J), К155ТМ7 (аналог 7475PC), К561ТМЗ (аналог CD4042A), які містять по чотири тригери з об’єднаними С-входами.
Двохступеневі тригери. Тимчасові діаграми, принцип роботи.
На рис. 4.4,а показана схема, що складається із двох послідовно включених синхронних RS-тригерів, перший з яких називається ведучим або М-тригером (від master – господар), а другий – веденим або S-тригером(від slave – раб). Завдяки спільному синхросигналу вся схема функціонує як єдине ціле і називається двоступеневим або MS-тригером.Із тимчасової діаграми (рис. 4.4, б) видно, що інформація, що задається рівнями на входах S і R по фронту С-сигналу, приймається в М- тригер, але протягом усього часу, поки С = 1, не проходить в S-тригер, оскільки його вхідні кон’юнктори 5 і 6 у цей час перекриті інверсією С-сигналу. Вони відкриються лише при С = 1, тобто на спаді С-сигналу, і лише тоді S-тригер прийме стан М-тригера. Сказане ілюструє дуже важливу відмінність MS-тригера від D-тригера. MS-тригер показаний на рис.4.4,а, непрозорий по R- і S- входам ні при С = 0, ні при С = 1. Кожна його ступінь прозора сама по собі, але включені ступені послідовно, і яка-небудь одна з них завжди виявляється закритою синхросигналом або в разі йього відсутності.Таким чином, у цьому MS-тригері при С = 1 (і тим більш при С = 0) ніяка зміна на вході не може сама по собі, без перемикання С-сигналу, надійти на вихід. Тригер може змінити стан виходу тільки після спаду С-сигналу. У зарубіжній літературі непрозорі тригери називають flip-flop – на відміну від прозорих D- тригерів, за якими закріпився термін latch.
а) б)
Лічильники з різними коефіцієнтами перерахунку.
Лічильники з коефіцієнтами перерахунку, відмінними від двійкових і десяткових, можуть бути також побудовані шляхом введення додаткових зв’язків у двійкові лічильники.
Проте існують і загальні методи побудови лічильників із будь-яким заданим Ксч. Один із цих методів полягає в негайному скиданні в «0» лічильника, що набув комбінації, що відповідає числу Ксч . Якщо, наприклад, нам потрібно побудувати лічильник на 5, то, скидаючи двійковий трирозрядний лічильник на «0» кожного разу, коли він буде набувати стану 101, ми забезпечимо повернення лічильника в початковий стан після кожних п’яти вхідних імпульсів.
Подібний спосіб зручно застосовувати при використанні лічильників, що мають елементи «І» на входах установки в «0» (К155ИЕ5 і К155ИЕ2) і в «9» (К155ИЕ2). Як приклад на рис.5.6 показані з’єднання для отримання Ксч = 10 для лічильника К155ИЕ5 і Ксч = 7 для лічильника KI55ИЕ 2. В останньому випадку з десяти станів виключаються три стани (0110, 0111 і 1000). При використанні синхронних лічильників К155ИЕб і К155ИЕ7 для побудови лічильників із різними Ксч може використовуватися метод початкової установки. Цей метод полягає в тому, що рахунок кожного разу починається не з нуля, як завжди, а з деякого числа.
Рис. 5.6 : а) Ксч = 10; б) Ксч = 7
1 2 3 4 5 6 7 8 9