4.3. Двоступеневі тригери
На рис. 4.4,а показана схема, що складається із двох послідовно включених синхронних RS-тригерів, перший з яких називається ведучим або М-тригером (від master – господар), а другий – веденим або S-тригером(від slave – раб). Завдяки спільному синхросигналу вся схема функціонує як єдине ціле і називається двоступеневим або MS-тригером.Із тимчасової діаграми (рис. 4.4, б) видно, що інформація, що задається рівнями на входах S і R по фронту С-сигналу, приймається в М- тригер, але протягом усього часу, поки С = 1, не проходить в S-тригер, оскільки його вхідні кон’юнктори 5 і 6 у цей час перекриті інверсією С-сигналу. Вони відкриються лише при С = 1, тобто на спаді С-сигналу, і лише тоді S-тригер прийме стан М-тригера. Сказане ілюструє дуже важливу відмінність MS-тригера від D-тригера. MS-тригер показаний на рис.4.4,а, непрозорий по R- і S- входам ні при С = 0, ні при С = 1. Кожна його ступінь прозора сама по собі, але включені ступені послідовно, і яка-небудь одна з них завжди виявляється закритою синхросигналом або в разі йього відсутності.Таким чином, у цьому MS-тригері при С = 1 (і тим більш при С = 0) ніяка зміна на вході не може сама по собі, без перемикання С-сигналу, надійти на вихід. Тригер може змінити стан виходу тільки після спаду С-сигналу. У зарубіжній літературі непрозорі тригери називають flip-flop – на відміну від прозорих D- тригерів, за якими закріпився термін latch.
а) б)
Рис. 4.4. Двоступеневий RS-тригер
S- і R-сигнали керування можуть поновлюватися після спаду того ж синхроімпульсу, який управляє тригером, і тригер при цьому завжди буде сприймати лише попередній, ще не оновлений стан S- і R- сигналів. На цій властивості тримається вся ідеологія однофазної синхронізації.
4.4. JK-тригер
Властивість непрозорості MS-тригера використана для побудови широко- вживаного JK-тригера, схема якого показана на рис.4.5, а.
Рис.4.5. JK-тригер
JK-тригер вирізняється тим, що виходи його петлями зворотних зв’язків навхрест заведені на вхідні кон’юнктори 1 і 2. Зовнішні входи самого тригера при цьому позначають J і K. При J = K = 0 С-сигнал не може відкрити елементи входів 1 і 2, тому тригер перебуває в режимі зберігання. При J = 1, К = 0 синхросигналом може бути відкритий лише елемент 1, причому лише за умови, що перед надходженням С-сигналу на виході тригера був 0 (Q = 0). Тоді після спаду синхросигналу тригер перемкнеться в одиничний стан. Якщо ж тригер до синхросигналу перебував в одиничному стані, то він так і залишиться в ньому. Таким чином, J-вхід виконує функції синхронізованого S-входу. Завдяки симетрії схеми легко побачити, що K-вхід виконує функції синхронізованого R-входу, переводячи тригер у нульовий стан. Таким чином, при різних рівнях сигналу на J- і К-входах JK-тригер діє як синхронний непрозорий RS-тригер.
Суттєво відрізняється дія JK-тригера від RS-тригера за умови J = K = 1. Для RS-тригера такий стан входів заборонений. При будь-якому стані тригера сигнали зворотного зв’язку відкривають для С-сигналу саме той вхідний кон’юнктор, пройшовши через який С-сигнал переведе тригер у протилежний стан. Таким чином, при J = K = 1 після спаду кожного С-сигналу JK-тригер змінює стан своїх виходів на протилежний. Це так званий рахунковий режим, або Т- режим роботи тригера.
У стислому вигляді функціонування JK-тригера представлене в табл. 4.1. Новим серед табличних символів є символ спаду синхроімпульсу, який зображується направленою вниз стрілкою. Таблиця відображає той факт, що для JK-тригера перемикальним є не рівень синхроімпульсу, а його перепад рівня 1/0.
Таблиця 4.1
| Режим | С | Jt | Kt | Qt+1 |
| Зберігання | X | 0 | 0 |  |
| Скидання | | 0 | 1 | 0 |
| Установка | | 1 | 0 | 1 |
| Інверсія попереднього стану | | 1 | 1 |  |
Схема, близька до показаної на рис. 4.5,а, становить основу тригера К155ТВ1 (аналоги SN7472N, SN7472J). Ця мікросхема має потрійні кон’юнктивні входи J і K, тобто сам двоступеневий тригер отримує сигнал J або K лише в разі збігу одиниць на всіх трьох J- або K-входах мікросхеми. Умовне позначення двоступеневого JK- тригера, що має потрійні входи, наведене на рис. 4.5,б. Дві літери Т вказують на наявність двох рівнів. Вхід C реагує не на рівень потенціалу C, а на його негативний перепад, виділений спеціальною позначкою. Вхід, що реагує саме на перепад, іноді називають динамічним.
Тригери, окрім штатних входів – синхровходу C і входів управління D, J, K, часто доповнюють незалежними від них R- і S-входами. При цьому схема будується так, що R- і S-входи мають пріоритетну дію на тригер по відношенню до штатних входів, тобто R- або S-входи встановлюють диктований ними стан тригера незалежно від сигналів, що надходять у цей час на штатні входи, у тому числі й на вхід C. Тому такі R- і S-входи називають асинхронними. Після закінчення дії асинхронного сигналу встановлений ним стан зберігається аж до чергового активного фронту С-сигналу. По цьому фронту тригер спрацює вже відповідно до цього встановленого стану і з діючими в даний момент рівнями на штатних управляючих входах. Як правило, асинхронні входи мають активний низький рівень.
4.5. Т-тригери
Цей тип тригерів належить до послідовнісних пристроїв з єдиним входом, на який надходять тактові імпульси. Кожен тактовий імпульс змінює стан тригера на протилежний.
Основою для побудови Т-тригерів можуть служити двоступінчасті синхронні RS-тригери, в яких для зміни стану тригера на інверсний використовуються власні вихідні сигнали. При цьому інверсний вихід має бути сполучений з S-входом, а прямий вихід – з R-входом тригера (рис. 4.6,а).
Рис. 4.6. Схема T-тригера (а) та його умовне графічне позначення (б)
Т-тригер є двоступінчатим тригером, тому його спрацьовування відбувається в два етапи. На момент надходження тактового імпульсу на вхід Т (на вхід С першого тригера надходить логічна одиниця) інформація з виходів
і 
записується в тригер Т1. При цьому тригер Т2 перебуває в режимі зберігання інформації, оскільки на його С-вхід поданий через інвертор логічни ноль. Стан виходів і залишається незмінним. Після закінчення тактового імпульсу (на С-вхід тригера Т1 надходить логічний ноль) перший тригер блокується, а інформація з його виходів записується в тригер Т2, оскільки на його С-вході в цей час присутня логічна одиниця.
Рис. 4.7. Тимчасові діаграми роботи T-тригера
Принцип функціонування Т-тригера підтверджується тимчасовими діаграмами його роботи (рис. 4.7), із яких випливає, що перемикання Т-тригера відбувається по зрізу тактових імпульсів. Ця особливість показана на умовному графічному позначенні тригера (мал. 4.6,б).
Інтегральні лічильники.
Інтегральний двійковий асинхронний лічильник К155ИЕ5 (аналог SN7493N) (рис.5.7) складається з лічильника на 2 (тригер Т1) і лічильника на 8 (тригери Т2 – Т4), початкове з’єднання яких відсутнє. Установка «0» здійснюється, коли на входах R1 і R2 – одночасно «1». Під час роботи хоча б на одному зі входів має бути "0". Для отримання чотирирозрядного лічильника зовнішньою перемичкою з’єднують вихід Q0 зі входом С2.
Десяткові лічильники зазвичай будують на основі чотирирозрядних двійкових лічильників. Для того щоб зменшити Ксч чотирирозрядного лічильника з 16 до 10, вводять додаткові логічні зв’язки. При цьому залежно від виду логічного зв’язку одним і тим самим десятковим числам у різних лічильниках можуть відповідати різні двійкові кодові комбінації або, інакше кажучи, лічильники працюють у різних двійково-десяткових кодах.
Рис. 5.7. Структура лічильника К155ИЕ5
Схема на рис.5.8 відповідає десятковому лічильнику К155ИЕ2, який працює в коді 8 – 4 – 2 – 1. Лічильник складається з лічильника на 2 (тригер T1) і лічильника на 5 (тригери Т2 – Т4), початкове з’єднання яких відсутнє. Для створення десяткового лічильника виводи Q0 і С2 з’єднуються між собою. Лічильник має входи нетактової установки в «0» (0000) і в «9» (1001) – виводи R1,R2 і S1,S2. Під час підрахунку хоча бна одній із кожної пари входів має бути логічний ноль.
Рис. 5.8. Структура лічильника К155ИЕ2
Умовні зображення асинхронних лічильників К155ИЕ5, К155ИЕ2 та синхронних лічильників К155ИЕ7 і К155ИЕ6 представлені на рис.5.9.
Рис. 5.9. Умовні позначення лічильників
К155ИЕ7 (аналоги SN74193N, SN74193J) – інтегральний реверсивний двійковий синхронний лічильник, що має два рахункових входи: вхід підсумовування +1 і вхід віднімання –1. Якщо всі тригери знаходяться у стані «1», то при появі імпульсу на вході підсумовування (+1) формується сигнал «перенесення» (15). Імпульс на вході (–1), якщо всі тригери знаходяться у стані «0», формує сигнал 0. Ці сигнали використовуються для збільшення розрядності лічильників.
К155ИЕ6 (аналог 74192PC) – синхронний реверсивний десятковий лічильник, що працює в коді 8 – 4 – 2 – 1. Окрім двійкових реверсивних меж тригерних зв’язків, у лічильнику KI55ИЕ6 існують додаткові логічні кола, що забезпечують недвійковий перехід від коду 1001 до коду 0000 при підсумовуванні та зворотний перехід при відніманні.
Нульовий стан лічильників KI55ИЕ6 і К155ИЕ7 забезпечується сигналом 1, що подається на вхід R. Під час рахунку на виводі має бути 0. В обох лічильниках тригери мають входи попередньої установки, тактовані потенціалом. У режимі підсумовування сигнал на вході С (вивід 11) дорівнює 1, кола попередньої установки відключені. Якщо на вході С = 0, то тригери встановлюються у стани згідно з сигналами, що подаються на входи D0, D1, D2, D3. Сигнал перенесення в лічильнику К155ИЕ6 виникає на виході 9 при стані лічильника 1001 і надходженні наступного рахункового імпульсу.
Контроль парності. Схеми. Тимчасові діаграми, принцип роботи.
На дані впливають різні перешкоди, які можуть змінити ці дані. Найпростішим способом упевнитися, що дані змінилися помилкою, є застосування контролю щодо парності (parity check). Він базується на операції складання по модулю 2 всіх двійкових розрядів контрольованого слова. Якщо число одиниць у слові парне, то сума по модулю 2 його розрядів буде нуль, якщо непарне – то одиниця. Ознакою парності є інверсія цієї суми.
Реалізується зазначений метод за допомогою спеціальних схем контролю парності, які випускаються в інтегральному виконанні.
На основі інформації на виході передавального пристрою така схема формує додатковий біт (1 або 0), так званий паритетний, або контрольний, біт (parity bit), який додається до вихідної інформації. Призначення цього біта – доводити число одиниць у кожному слові, що передається, до парного або непарного залежно від прийнятої системи кодування. При всіх передачах інформації, включаючи запис у пам’ять, контрольний біт передається разом із n-розрядним словом.
На приймальному кінці лінії або після читання з пам’яті від отриманого (n+1)-рoзрядного слова знов береться згортка його парності. Якщо паритет слова правильний, дозволяється приймання. Якщо ні, то в передаваному слові або в контрольному розряді при передачі або зберіганні відбулася помилка. Простий контроль не дозволяє виправити помилку, але він дає можливість при виявленні помилки виключити неправильні дані, затребувати повторну передачу і т.д. На практиці частіше використовується непарний паритет. Контроль непарності дозволяє фіксувати повне зникнення інформації, оскільки слово з одних нулів (включаючи контрольний біт) суперечить непарному паритету.
Контроль щодо парності заснований на тому, що одиночної помилка інвертує біт паритету. Проте дві помилки проінвертують його двічі, тому подвійну помилку контроль щодо парності не виявляє. Очевидно, що такий контроль виявляє всі непарні помилки і не реагує на будь-які парні. Пропуск парних помилок – це наслідок гранично малої надмірності контролю, що дорівнює всього одному розряду. Для більш глибокого контролю потрібна відповідно й велика надмірність. Якщо помилки взаємно незалежні, то не виявлятиметься, скоріше за все, подвійна помилка. При ймовірності одиночної помилки, що дорівнює q, імовірність подвійної становитиме q2, оскільки в цифрових пристроях q<<1 невиявлені подвійні помилки трапляються значно рідше, ніж виявлені одиночні. Тому навіть при такому простому контролі якість роботи пристрою істотно зростає. У відповідальних випадках для виявлення та корекції помилок застосовують спеціальні методи кодування.
Параметри постійно-запамятовуючих пристроїв (ПЗП). Побудова блоків пам’яті на БІС ПЗП.
Основним параметром мікросхеми ПЗП є організація, яка зазначається у вигляді добутку двох співмножників: m х p, де m – кількість комірок, а p – розрядність комірки. Цей параметр більш інформативний, ніж об’єм ПЗП в бітах. Очевидно, з точки зору розробника ВІС ПЗП, з організацією, наприклад, 1Kх16, 2Kх8, 4Kх4, 16Kх1, це цілком різні схеми, хоча об’єм кожного з цих БІС – 16K біт. Кількість комірок ПЗП (m) визначає кількість адресних ліній
n: m = 2n або n = log2 m. У названих вище ВІС число адресних ліній відповідно дорівнюватиме 10, 11, 12, 14.
Швидкодія ПЗП визначається часом вибірки, тобто часом із моменту подачі адреси до моменту появи на виході ВІС достовірної інформації з комірки, адреса якої подана на адресні входи. Час вибірки сучасних ВІС ПЗП – від десятків до сотень наносекунд. Споживана потужність ВІС ПЗП становить десятки – сотні міліватів.
Вихідні лінії даних ВІС, за відсутності сигналу дозволу на вході OE (Output Enable), перебувають у третьому стані, тобто відключені від шини даних.
1 2 3 4 5 6 7 8 9