8.2. Побудова блоків пам’яті на БІС ПЗП
ПЗП мають таку організацію пам’яті та схему керування процесом зчитування інформації:
Рис.8.1. Функціональна схема ПЗП
На схемі: DCA – дешифратор адрес; ШР – розрядна шина. Паралельний код адреси А подається на формувач адрес, парафазні сигнали якого надходять у DCA і блок MUX, які збуджують одну з горизонтальних (адресних) шин ША. Зчитування інформації відбувається по всіх вертикальних (розрядних) шинах ШР через блок мультиплексорів і буфер введення/виведення. Схема керування синхронізує роботу DCA і блок MUX, а також служить для забезпечення можливості нарощування об’єму пам’яті об’єднанням виходів (як монтажне АБО) для схем із відкритим колектором кількох ВІС ПЗП або для забезпечення їхньої роботи на спільну шину – для випадку тристанових виходів.
Для кожної комірки пам’яті є своя адреса. Більшість ПЗП мають словникову організацію, тобто дозволяють паралельне зчитування п розрядів слова Dn-1– D0.
Для зчитування інформації з комірки треба на адресні входи мікросхеми ПЗП подати код адреси Ат-1 – А0,який через дешифратор рядків обирає відповідну комірку. Зчитування інформації відбувається за активного (нульового) рівня сигналу
. За =1, виходи Dn-1– D0 перебувають у третьому (високоімпедансному) стані – z-стані. Якщо ЗП має виходи із трьома станами або з відкритим колектором, то вихід ВІС ПЗП може бути з’єднаний безпосередньо з шиною; якщо на виході ВІС ПЗП активних пристроїв не має, використовують підтягувальнірезистори, вмикання яких забезпечує високий рівень вихідного сигналу; якщо ЗП не має виходів із трьома станами, то слід застосовувати мікросхеми шинних формувачів, наприклад ВІС 8286 або К580ВА86.За способом програмування, тобто способом занесення інформації, розрізняють такі типи ПЗП: одноразово програмовані, багаторазово програмовані з ультрафіолетовим стиранням, багаторазово програмовані з електричним стиранням або флеш-пам'ять.
Розглянемо побудову модуля ПЗП МПС на базі восьмирозрядних процесорів. Схема має модуль ПЗП тоді (рис. 8.2), коли розрядність шини даних процесора збігається з розрядністю шини даних ПЗП, а інформаційна ємність ПЗП достатня для зберігання інформації.
Нарощування ємностіПЗП здійснюють тоді, коли необхідна ємність модуля пам’яті перевищує ємність однієї ВІС ПЗП.
Приклад. Визначити інформаційну ємність, початкову та кінцеву адреси модуля пам’яті МПС восьмирозрядного МП. Модуль складається з однієї ВІС К573РФ6, яка з’єднана із системною шиною (рис. 8.2) .
Рис. 8.2. ПЗП ємністю 8 Кбайт х 8
Оскільки ВІС має 13 адресних входів і 8 виходів даних, її інформаційна ємність становить 213 × 8 = 8 Кбайт х 8.
Для визначення початкової та кінцевої адрес модуля пам’яті зазначимо, що зчитування інформації з ПЗП здійснюється за одночасної дії сигналів
= 0 і 
= 0, при цьому зчитуватиметься вміст комірки з адресою, поданою на входи А12 – А0. Сигнал = 0 тоді, коли виконується цикл шини «зчитування пам’яті», тобто 
= 0. Сигнал = 0 в діапазоні адрес з одиничними значеннями розрядів А13, А14, А15. Отже, початкову та кінцеву адреси модуля пам’яті визначають так:початкова: 1110 0000 0000 00002 = 0Е000Н;
кінцева: 1111 1111 1111 11112 = 0FFFFH.
Приклад. Розробити схему модуля ПЗП з інформаційною ємністю 32К × 8 та початковою адресою 8000Н на базі ВІС К573РФ6. Модуль ПЗП з’єднати із системною шиною восьмирозрядного МП. Вибірку окремих ВІС здійснити за допомогою дешифратора. Для забезпечення інформаційної ємності 32К × 8 схема модуля ПЗП має містити чотири ВІС ПЗП ємністю 8К×8 кожна (рис. 8.3).
Рис. 8.3. ПЗП ємністю 32 Кбайт х 8
Оскільки модуль пам’яті містить чотири ВІС ПЗП, для вибірки кожної з них потрібний дешифратор DC із чотирма виходами a, b, с, d. Щоб початкова адреса модуля ПЗП дорівнювала 8000Н, треба забезпечити вибірку даних з модуля за одиничного значення адресного розряду А15 (8000Н = 1000 0000 0000 00002). За нульового значення розряду А15 вибірка не здійснюється, тому значення вихідних сигналів дешифратора мають бути одиничними: a = b = c = d = 1. Значення розряду А15 надходить на вхід дозволу дешифратора Е. Після подання на вхід Е нульового значення А15 жодна з ВІС ПЗП не обирається. Для адресації чотирьох ВІС ПЗП за фіксованого значення старшого адресного розряду А15 слід використовувати ще два адресних розряди – А14 та А13, які надходять на адресні входи дешифратора А1 і А0. У таблиці відповідності (табл. 8.1) для дешифратора DC, що відповідає таким умовам, наведені значення вихідних сигналів a, b,c,d, які надходять на входи
чотирьох ВІС для вибірки відповідної ВІС, починаючи з адреси 8000Н. Символом х у таблиці позначено будь-яке значення вхідного сигналу – 0 або 1.Таблиця 8.1
Виходи дешифратора
| А15 | А14 | А13 | а | b | с | D |
| 0 | х | х | 1 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 | 1 | 1 | 1 |
| 1 | 0 | 1 | 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 | 1 | 0 |
Молодші 13 розрядів шини адреси (АВ) подаються на адресні входи А12 –А0 всіх ВІС ПЗП, паралельно адресують комірку всередині однієї ВІС, а два старших розряди А14 та А13 обирають одну з ВІС ПЗП. Виходи ВІС D7–D0 з’єднані з шиною даних (DB) МПС. Так нарощується ємність модуля.
Розглянемо будову модуля постійної пам’яті для МПС на базі 16-розрядних процесорів, які можуть оперувати як з 8-, так і з 16-розрядними комірками пам’яті. Для використання восьмирозрядних ВІС у модулях па’яті 16-розрядних процесорів, наприклад з інформаційною ємністю 1М × 8, постійна пам’ять виконується у вигляді двох банківпо 512 Кбайт кожний. Один із банків з’єднаний з молодшою половиною шини даних, тобто до розрядів D7 – D0, і називається молодшим, другий – до старшої половини шини даних (розряди D15 – D8) і називається старшим. Молодший банк містить байти з парними адресами (А0 = 0), старший – з непарними (А0 = 1).
Для адресації байта всередині банку використовують адресні розряди А19 –А1. Зчитування з ПЗП організоване так, що під час звернення до ПЗП на шину даних МП завжди надходять два байти, тобто зчитується вміст обох банків одночасно. У разі потреби процесор може обирати один необхідний байт із двох. На рис. 8.4 наведено систему пам’яті у вигляді двох банків. Кожен із банків виконано за структурною схемою модуля ПЗП для восьмирозрядних процесорів, розглянутих вище.
Рис. 8.4. ПЗП у 16-розрядних МПС
У мікропроцесорних системах із 32-розрядною шиною даних модуль ПЗП виконується у вигляді чотирьох банків. Інформація зчитується одночасно з усіх чотирьох банків, після чого МП обирає одно-, дво- або чотирибайтове слово залежно від команди, що виконується.
. Представлення інформації фізичними сигналами.
Фізичними аналогами логічних змінних нуля та одиниці є сигнали, здатні набувати два добре помітних стани, наприклад потенціал низького та високого рівнів, розімкнений і замкнений стан контакту реле тощо.
У схемах цифрових пристроїв (ЦП) цифрові змінні та відповідні їм сигнали змінюються не безперервно, а лише в дискретні моменти, що позначаються цілими ненегативними числами: 0,1,2.. i… Часовий інтервал між двома сусідніми моментами дискретного часу називається тактом. Зазвичай ЦП містять спеціальний блок, який виробляє синхронізувальні сигнали, що визначають моменти дискретного часу (межі тактів).
У сучасних ЦП застосовується потенціальний спосіб представлення інформації. Потенціальний сигнал зберігає постійний рівень протягом такту, а його значення в перехідні моменти не є визначеним (рис. 1.1)
Рис. 1.1. Представлення цифрової інформації сигналами потенціального типу (послідовний код)
С
лово інформації може бути представлене послідовним або паралельним кодом. При послідовному коді кожний часовий такт призначений для відображення одного розряду коду слова (рис. 1.1). У цьому випадку всі розряди слова фіксуються по черзі одним і тим же елементом і проходять через одну лінію передачі інформації.При паралельному коді всі розряди двійкового слова представляються в одному тимчасовому такті, фіксуються окремими елементами і проходять через окремі лінії, кожна з яких служить для представлення та передачі тільки одного розряду слова. Код слова розгортається не в часі, а в просторі, оскільки значення всіх розрядів слова передаються по декількох лініях одночасно (рис. 1.2).
Рис. 1.2. Представлення інформації паралельним кодом
За допомогою двійкових чисел у цифровій і мікропроцесорній техніці відображають інформацію, яка необхідна для виконання певної дії.
2. Характеристики елементів логіки
ЛЕ характеризується швидкодією, здатністю навантаження (коефіцієнтом розгалуження по виходу), коефіцієнтом об’єднання по входу (числом входів ЛЕ), завадостійкістю, потужністю, напругою живлення та рівнем сигналів.
Швидкодія – один із найважливіших параметрів, що характеризується середнім часом затримки розповсюдження сигналу (рис. 2.1). До найважливіших динамічних параметрів ЛЕ належить середній час затримки tзс, який характеризує швидкодію роботи мікросхеми.
Рис. 2.1. Затримка перемикання
Для сучасних ЛЕ затримка розповсюдження становить зазвичай одиниці наносекунд.
Динамічна (перехідна) характеристика Uy = f(t) – це залежність вихідної напруги від часу при переході Ux0→Ux1 або Ux1→Ux0 . tзс = 0,5(tз01+tз10).
Навантажувальна здатність показує, на скільки логічних входів може бути одночасно навантажений вихід даного ЛЕ без порушення його працездатності.
Для більшості ЛЕ навантажувальна здатність, як правило, не перевищує 10 входів. Для буферних ЛЕ вона може досягати 30 – 40.
Для ТТЛ Кроз = 5...20.
Типове значення Кроз = 10
Спеціальні ЛЕ Кроз≥ 30
Зі збільшенням Кроз погіршуються завадостійкість та середній час затримки сигналу.
Рис. 2.2. Розгалуження ЛЕ
Коефіцієнт об’єднання по входу Коб визначає максимально можливе число входів ЛЕ. Збільшення числа входів розширює логічні можливості схеми, проте при цьому погіршуються швидкодія та завадостійкість. У відомих ЛЕ максимальне число входів дорівнює 8.
Завадостійкість характеризує здатність ЛЕ правильно функціонувати за наявності перешкод і визначається максимально допустимою напругою перешкоди. Завадостійкість (або допустима напруга завади) Uзав – це максимально допустима величина потенційної завади, яка за наявності на вході мікросхеми не викликає хибного перемикання (збою), тобто небажаного переходу мікросхеми зі стану 0 в 1 і навпаки.
Uзав = U0зав+U1зав=Uл – ∆U.
Оскільки величина зони невизначеності практично в усіх цифрових мікросхемах близька до нуля, тобто ∆U≈0, бо Uл>>∆U, то UA≈UB≈Uп, де Uп – середній поріг перемикання (або порогова напруга). Тому в довідниках дають Uп.
Споживана потужність Pср=0,5(P0 + P1), де P0 і P1 – відповідно споживані потужності при стані виходу «0» та «1». При цьому вважається, що у складному пристрої половина ЛЕ перебуває у стані «0», а половина – в «1». Проте Pср залежить від частоти перемикань. Тому необхідно враховувати Pср при максимально допустимій частоті проходження перемикання імпульсів.
ЛЕ характеризуються ще значенням напруги живлення і рівнем логічних сигналів, що відповідають «0» та «1». За потужністю споживання мікросхеми поділяють на такі: 1 мкВт – нановатні; 1 – 300 мкВт – мікропотужні; 0,3 – 3 мВт – малопотужні; 3 – 25 мВт – середньої потужності; 25 – 250 мВт – потужні.
Статична, або передавальна, характеристика логічного елемента (ЛЕ)
– залежність вихідної напруги від вхідної Ux на одному із входів.У мікросхемах ЛЕ рівні напруги U0 та U1, яким відповідають логічний 0 і логічна 1, задаються не фіксованими потенціалами, а діапазонами напруг.
∆U
Uy
Uy1
Uy0
Рис. 2.2. Характеристика логічного елемента
Три стани ЛЕ: 1) Uy = Uy0; 2) проміжний логічний стан Uл = U1 – U0, у якому мікросхема знаходиться в активному режимі роботи; 3) стан Uy = Uy1. Зі сторони входу: UA – поріг перемикання для логічного 0; UB – для логічної 1;
.За передавальною характеристикою мікросхеми ЛЕ визначаються такі основні статичні параметри:
рівні між собою U0 та U1;
напруга переходу Uп = U1 – U0;
порогова напруга Uп;
параметри завадостійкості.
Вхідна характеристика ЛЕ Ix= f(Ux).
За допомогою неї визначають вхідні струми: Ix0 ≥ 0, який витікає зі схеми при Ux=U1; Ix1≤0, який тече у схему при Ux = U0.
Вихідні характеристики ЛЕ:
Uy0 = f (Iн0) , де Iн0 – струм, що тече у схему;
Uy1 = f (Iн1) , де Iн1 – струм, що тече зі схеми.
Якість схемотехнічних рішень характеризує фактор добротності Pc·tзc (пікоджоуль): 1Дж = 1Вт·с. Для напівпровідникових мікросхем: 10-3…10-6 пДж. Зниження напруги живлення Е зменшує споживану потужність Рс, проте погіршуються завадостійкість, навантажувальна здатність та швидкодія мікросхеми. Підвищення Е призводить до перегрівання мікросхеми.
3. Перетворювачі кодів (ПК).
Перетворювачі кодів (ПК) можна розділити на два типи: з неваговим перетворенням; з ваговим перетворенням кодів. Прикладом ПК першого типу є перетворювачі двійково-десяткового коду на код семисегментного індикатора десяткових цифр. ПК другого типу використовуються, як правило, для перетворення числової інформації. Їх називають трансляторами кодів. У вигляді закінчених інтегральних схем ПК звичайно не випускаються. При необхідності їх будують на логічних елементах, або на ПЗП, або на ПЛМ.
Перетворювачами кодів називають схеми, що перетворюють один двійковий або двійково-десятковий код на іншій. Таким чином, шифратори і дешифратори – це окремий випадок перетворювачів кодів, коли вхідний або вихідний коди є кодом «1 із n» (унітарним кодом).
В інтегральному виконанні випускаються перетворювачі двійково-десяткового коду на двійковий і навпаки, а також перетворювачі двійково-десяткового коду на код різних індикаторів, наприклад семисегментних, шкальних, матричних.
Часто виникають завдання перетворення одного двійково-десяткового коду на іншій, або перетворення яких-небудь нестандартних кодів. Такі перетворювачі будуються на основі логічних елементів. Побудова схем виконується за певним алгоритмом. Як приклад розглянемо синтез перетворювача коду 2–4–2–1 (самодоповнювального на код 2–4–2–1 (несамодоповнювальний).
Перетворювач повинен мати 4 входи і 4 виходи, на яких з’являтимуться кодові комбінації, що відповідають одній і тій же самій десятковій цифрі. Першим етапом синтезу схеми є заповнення таблиці роботи перетворювача (3.10,а). На рис
4. Демультиплексор
Демультиплексор – це функціональний вузол, що здійснює комутацію інформації з одного входу на один із декількох виходів. Демультиплексори у вигляді самостійних ІС не виготовляються, тому що їхні функції можуть виконуватися дешифратором, що має хоча б один вхід дозволу, який використовується як інформаційний вхід.
Якщо інформаційні входи й виходи обох комутаторів являють собою лінії, то такі комутатори називають лінійними. Якщо ж входи й виходи – шини, то маємо шинні мультиплексори та демультиплексори.
Демультиплексор призначений для виконання зворотної функції мультиплексора – передачі (комутації) сигналу з єдиного інформаційного входу на один із 2n виходів залежно від коду на n-керуючих входах.
Приклад.
5. JK-тригер
1 2 3 4 5 6 7 8 9