1   2   3   4   5   6   7   8   9
Ім'я файлу: шпора цифрова схемотехника.docx
Розширення: docx
Розмір: 1380кб.
Дата: 06.06.2021
скачати

1. 3. Закони алгебри логіки


Алгебра логіки базується на декількох аксіомах, з яких виводять основні закони для перетворень з логічними змінними. Кожна аксіома представлена у двох виглядах, що випливає із принципу дуальності логічних операцій, згідно з яким операції кон’юнкції та диз’юнкції допускають взаємну заміну, якщо одночасно поміняти 1 на 0, 0 на 1, знак  на , а знак  на .

Аксіоми операції заперечення: , .

Аксіоми операцій кон’юнкції та диз’юнкції:

1а) 00 = 0 1б) 11 = 1

2а) 10 = 01 = 0 2б) 01 = 10 = 1

3а) 11 = 1 3б) 00 = 0

Закони алгебра логіки витікають з аксіом і також мають дві форми виразу:

а) і б).

а) ab = ba б) ab = ba

а) a(bc) = (ab)c = abc б) a(bc) = (ab)c = abc

а) aa = a б) aa = a

  1. a = b, то

  1. = a

6. а) a0 = 0 б) a0 = a

7. а) a1 = a б) a1 = 1

8. а) a = 0 б) a = 1

9. а) a(bc) = ab + a б) a(bc) = (ab)( ac)

10. Закон поглинання:

а) aab = a б) a(ab) = a
11. Закон склеювання:

а) (ab)(a )=a б) a.b a. = a

12. Закон інверсії (закон де Моргана):

а) б)

в) г)

Серії мікросхем логічних елементів
Серією мікросхем називають групу мікросхем, виконаних за однаковою або схожою технологією, мають схожі технічні характеристики та призначені для спільної роботи у складі цифрової апаратури.

Умовне позначення логічної мікросхеми складається: 1) із букв, що характеризують стійкість мікросхеми щодо дії навколишнього середовища і пов’язаний із цим тип корпусу; 2) трьох або чотирьох цифр, що позначають номер серії; 3) двох букв, які характеризують виконувану функцію; 4) однієї або двох цифр, що позначають тип мікросхеми всередині функціональної групи; 5) букв, що характеризують можливі варіації значень деяких параметрів.

Приклад. К555ЛА2 – мікросхема серії К555, що виконує функцію І–НЕ, другого типу (у серії К555 цей тип має 8 входів).

Мікросхеми замкнені у стандартні корпуси, в основному із двома типами виводів:

  1. перпендикулярними площині корпусу, із кроком 2,5 мм, які вставляються в отвори монтажної плати і розпаюються на боці плати, протилежному корпусу. Це корпуси типу DIP (Dual In line Package – корпус із двома рядами виводів). У корпусах DIP типу найчастіше виготовляються мікросхеми широкого застосування, що мають перед номером серії букви К, КМ або КР;

  2. плоскими (планарними), які накладаються на плату і розпаюються на тому ж боці, де знаходиться і сам корпус; крок виведень – 1,25 мм. У таких корпусах звичайно випускаються серії мікросхем спеціального застосування без букви перед номером.

Габарити мікросхеми визначаються не кристалом кремнію, а виводом із корпусу. Тож якщо елементи прості, то в корпусі розміщують декілька однакових елементів.

Прості ЛЕ зазвичай розміщують у корпусах DIP14 із 14 виводами; один вивід у них – це живлення і ще один – загальний вивід усіх логічних входів, виходів і живлення: земля. Залишаються ще 12 виводів – це вхідні виводи логіки.

Приклади складу корпусів:

6 х НЕ – шість інвертувань (використані всі 12 виводів);

4 х 2І – чотири двовходових елементи І (використані всі виводи);

2 х 4І–НЕ – два чотиривходових елементи І–НЕ (не використані два виводи). Більш складні логічні вузли розміщують у корпусах із 16, 24 і більшим числом виводів.

У даний час найбільш поширені дві технології виготовлення ЛЕ: ТТЛ і КМОН. Для технології ТТЛ (транзисторно-транзисторної логіки) найзручнішими для виготовлення є елементи І–НЕ. Елементи ТТЛ, особливо їхня модифікація з діодами Шоттки – ТТЛШ, мають велику швидкодію, задовільні електричні та експлуатаційні характеристики. Більшість мікропроцесорних великих інтегральних схем (ВІС) і ВІС пам’яті погоджені щодо живлення та рівня сигналів з елементами ТТЛ. Серії ТТЛ і ТТЛШ є найпоширенішими та найбільш популярними в розробників цифрових пристроїв.

Комплементарні (взаємодоповнювальні) МОН (метал – окисел –напівпровідник) – це структури, побудовані на основі МОН-транзисторів із різним типом провідності. Елементи КМОН економні щодо споживаної потужності. Вони здатні працювати в широкому діапазоні напруги живлення (3 –15 В), мають високу завадостійкість. Їхнім недоліком є поки що менша, порівняно з ТТЛ, швидкодія. КМОН-мікросхеми потребують більшої пильності, ніж інші мікросхеми, оскільки через дуже високий вхідний опір їм загрожує небезпечна для них статична напруга,

У табл. 2.1 наведені набори інтегральних мікросхем окремих ЛЕ поширених серій ТТЛ, ТТЛШ. Із таблиці видно, що найбільш повно у всіх серіях представлені елементи І–НЕ.
Таблиця 2.1

Основні параметри

Технологія. Серія

і виконувана функція

ТТЛ

ТТЛШ

КМОН



133

533

564




К155

К555

К561

Типова середня затримка, нс

18

20

80

Типова середня споживана потужність одним ЛЕ у статиці

20 мВт

4 мВт

0,7 мкВт

6× НЕ

ЛН1

ЛН1

ЛН1

4×2І–НЕ

ЛА3

ЛА3

ЛА7

3×3І–НЕ

ЛА4

ЛА4

ЛА9

2×4І–НЕ

ЛА1

ЛА1

ЛА8

8І–НЕ

ЛА2

ЛА2

-

4×2І

ЛИ1

ЛИ1

-

3×3І

-

ЛИ3

-

2×4І

-

ЛИ6

-

4×2АБО

ЛЛ1

ЛЛ1

-

4×2АБО–НЕ

ЛЕ1

ЛЕ1

ЛЕ5

3×3АБО–НЕ

-

-

ЛЕ10

2×4АБО–НЕ

ЛЕ2

-

ЛЕ6

2×2–2І–2АБО–НЕ

ЛР1

-

-

4–4І–2АБО–НЕ

ЛР4

-

-

2–2–2–3І–4АБО–НЕ

ЛР3

-

-



Дешифратори.
Дешифратором (ДШ) зазвичай називають пристрій, що перетворює двійковий код. Зі всіх m виходів дешифратора активний рівень є тільки на одному, а саме на тому, номер якого дорівнює двійковому числу, що надійшло на вхід. На всіх інших виходах ДШ рівні напруги є неактивними. Як правило, ДШ мають інверсні виходи. Умовне зображення ДШ з інверсними виходами показане на рис. 3.1,а. Якщо ДШ має n входів, m виходів і використовує всі можливі набори вхідних змiнних, то m = 2n. Такий ДШ називають повним. ДШ використовують у разі, якщо потрібно звертатися до різних ЦП і при цьому номер пристрою – його адреса – представлений двійковим кодом.

Зазвичай адресні входи ДШ позначають А0, А1, А2..А(n – 1), де індекс букви А означає показник степеня числа 2. Іноді ці входи просто нумерують відповідно до ваги двійкових розрядів: 1, 2, 4, 8, 16,..2n-1.

Формально описати роботу ДШ можна, задавши список функцій, оброблюваних кожним з його виходів. Так, для ДШ (рис. 3.2,а)



Реалізація цих восьми виразів за допомогою восьми тривходових ЛЕ 3І–НЕ дає найбільш простий за структурою ДШ, що називається лінійним.



а) б)

Рис. 3.1. Дешифратор «1 із 8» з інверсними виходами
Основний об’єм лінійного ДШ складають у загальному випадку m n-вхідних елементів І–НЕ для ДШ з інверсними виходами або m n-вхідних елементів І для ДШ з прямими виходами. Крім того, потрібно n інвертувань вхідних змінних і n буферних інвертувань, призначення яких – звести до одиниці кратність навантаження, яке представляє ДШ для джерела сигналу. Інакше кожне джерело буде навантажене на m/2 входів елементів І–НЕ або І. ДШ з прямими та інверсними виходами можна побудувати, відповідно, на ЛЕ АБО–НЕ та АБО. Загальне число ЛЕ при цьому не зміниться. Дешифратори звичайно мають вхід Е (від enable – давати можливість). Вхід Е часто виконують інверсним, тоді при Е=0 ДШ працює як завжди, а при Е=1 на всіх виходах встановлюються неактивні рівні незалежно від коду на вході адреси.

На рис. 3.2,а показаний варіант побудови дозволяючого входу, коли сигнал Е впливає безпосередньо на всі дешифрувальні ЛЕ. Цей варіант вимагає збільшення на одиницю числа входів у дешифрувальних ЛЕ, але не вносить додаткової затримки. На рис. 3.2,б показаний інший варіант, заснований на тому, що, як видно з рис. 3.1б, у ДШ не знайдеться жодного дешифрувального ЛЕ, до якого будь-яка змінна не була б підключена або у своїй прямій, або в інверсній формі. Якщо у прямий і в інверсній тракти будь-якої вхідної змінної поставити елементи 2І і завести на них сигнал Е, то при Е = 0 будуть замкнені абсолютно всі кон’юнктори, підключені до виходів. Такий спосіб є економічним щодо устаткування, але збільшує затримку дешифратора.

Рис. 3.2. Дозволяльний вхід дешифратора
На рис. 3.3 показана група із п’яти ДШ, з’єднаних у два каскади. Вся група працює як дешифратор «1 із 32». Два старших розряди адреси А4 та А3 розшифровуються дешифратором «1 із 4» DC4, які по входах Е управляють чотирма дешифраторами «1 із 8» другого каскаду. Молодші розряди адреси А2, А1, А0 надходять на всі ДШ другого каскаду, але вибраним по входу Е виявляється лише один із них. Йому й належатиме єдиний з усіх 32 активний вихід. Так, під час дії коду А4А3А2А1А0 = 01111 у DC4 активний сигнал («0») з’явиться на виході Q1 і по входу Е буде вибраний DC1. Іншим дешифраторам другого каскаду робота заборонена. Розряди адреси А2А1А0 = 101 викличуть появу активного сигналу на виході Q7 DC1, тобто на виході Q15 всього складового ДШ, що відповідає заданій адресі. Принцип використовується при побудові ДШ на багато виходів із мікросхем ДШ з меншим числом виходів.

На рис. 3.4 показаний двокаскадний ДШ «1 із 16», другий каскад якого зібраний за схемою координатного або матричного ДШ. Розряди адреси розбиті на дві групи.

Кожний розряд адреси, незалежно від іншого, розшифровується своїм дешифратором першого каскаду DC1 і DC2. При будь-якій комбінації значень вхідних змінних виявляються вибраними один рядок та один стовпець сітки, у вузлах якої розміщені елементи 2І другого рівня. У результаті кожний адресний набір порушує вихід єдиного відповідного йому елемента 2І.

При використанні в другому рівні елементів 2I–НЕ виходи ДШ будуть інверсними. Їх можна зробити прямими, побудувавши координатну сітку на елементах 2АБО–НЕ; тоді інверсними мають бути виходи дешифраторів першого каскаду.

Ділити розряди адреси між DC1 і DC2 потрібно, по можливості, порівну: чим ближче прямокутник другого каскаду до квадрата, тим, при тому ж числі вихідних елементів 2І, меншою є сума його рядків і стовпцiв, тобто менше число виходів дешифраторів першого каскаду. В якості входу Е всього двокаскадного ДШ зручно використовувати дозволяючий вхід одного з дешифраторів першого каскаду. При цьому закриваються або всі рядки, або всі стовпці.

Доцільно порівняти три розглянутих типи дешифраторів за величиною затримки та апаратними витратам. Затримка мінімальна для лінійного ДШ і може дорівнювати (23) залежно від числа рівнів інвертувань-підсилювачів. При включенні лінійних ДШ в декілька каскадів затримки всіх каскадів складаються. Чим більше виходів ДШ, тим більша частка устаткування зосереджена в елементах І останнього каскаду.



Рис. 3.3. Каскадне з'єднання дешифраторів
Число ЛЕ передостаннього каскаду вже в декілька разів є меншим, а попередніх – тим паче. Число елементів І останнього каскаду ДШ будь-якого типу завжди дорівнює числу його виходів, тому в першому наближенні апаратні витрати ДШ різних типів співвідносяться як апаратні витрати їхніх елементів І останнього каскаду. Вони й визначають основну різницю: у лінійного ДШ число входів кожного елемента І останнього (і єдиного) каскаду дорівнює числу адресних входів n; у каскадного воно залежить від способу розбиття на групи, проте воно завжди менше за n, але більше двох; у прямокутного воно дорівнює двом – мінімально можливому числу. Тому при великому числі виходів (сотні й більш) прямокутний ДШ – більш економічний щодо устаткування, – цим пояснюється його широке застосування в ВІС пам’яті. При зменшенні числа виходів до каскадних десятків економічними є каскадні ДШ, а при малому числі виходів більш економічним виявляється лінійний ДШ. Наведені оцінки справедливі лише для ДШ, побудованих безпосередньо з ЛЕ. При проектуванні ж блоків із готових мікросхем, коли витрати обладнання оцінюються не числом елементів, а числом корпусів, навіть великі ДШ економніше будувати за каскадним принципом, набираючи їх з мікросхем невеликих ДШ на 8 або 16 виходів.



Рис. 3.4. Двокаскадний координатний дешифратор
Дешифратори, що випускаються у вигляді окремих мікросхем, мають буквенне позначення ИД. У серіях ТТЛ, у яких елементи І–НЕ найбільш технологічні, ДШ звичайно мають інверсні виходи. У КМОН-серіях, де елементи АБО–НЕ не менш технологічні, ніж І–НЕ, ДШ частіше мають прямі виходи. Часто в мікросхемах ДШ роблять декілька дозволяючих входів, а дозволяючою комбінацією є їхня кон’юнкція. При цьому зручно нарощувати ДШ, використовуючи каскадний принцип. На рис. 3.5, а в такий спосіб побудований ДШ «1 із 32» із чотирьох мікросхем К555ИД7 (аналог SN74LS138N) «1 із 8». Кожна мікросхема має по три дозволяючі входи (два інверсних і один прямий). Дозвіл існує лише за умови, що одночасно на інверсних входах – нулі, а на прямому – одиниця

У мікросхему К555ИД4 (аналог SN74LS155N) входять два ДШ «1 із 4» зі спільними адресними входами А1 та А0. Кожний ДШ має пару дозволяючих входів. У верхнього за схемою ДШ (рис. 3.5, б) два інверсні входи EQ1 та EQ2, у нижнього – один прямий – EP1 та один інверсний – EP2. Це дозволяє, об’єднавши EQ1 та EP1 і подавши на цю пару третій розряд адреси А2, використовувати дану мікросхему як ДШ «1 із 8».



Рис. 3.5. Використання дозволяльних входів мікросхем дешифраторів:

а – на дозволяючих входах побудований перший рівень каскадного ДШ;
б – універсальна мікросхема дешифраторів «1 із 4» та «1 із 8»



Дозволяючі входи ДШ використовуються і при розміщенні ДШ в адресному просторі системи. На практиці число адресатів, адреси яких дешифруються ДШ, значно менше, ніж адресний простір.

Це число Q визначається розрядністю n шини адреси (ША) і дорівнює 2n.

Приклад. На мікросхемі К155ИД7 побудувати ДШ адрес В8Н – BFH у системі з n = 8. Запишемо початкову та кінцеву адреси діапазону у двійковому коді:

A7A6A5A4A3 A2A1A0

А поч = B8H = 1 0 1 0 1 0 0 0 B

……………………………………

A кін = BFH = 1 0 1 0 1 1 1 1 B
Неважко побачити, що старші 5 розрядів адреси (однакові для всіх 8 адресатів) визначають їхнє положення в адресному просторі. Отже, тільки при такій комбінації на входи ДШ Е1, Е2, Е3 має бути подано 1, 0, 0 відповідно (рис.3.6).



Рис. 3.6. Дешифратор адреси В8H – ВFH

Асинхронні тригери.RS-тригер.
Тригером називають логічну схему з позитивним зворотним зв’язком, що має два стійких стани – одиничний та нульовий, які відповідно позначаються одиницею та нулем. Перехід тригера в одиничний стан шляхом дії на його входи називають установкою (set) тригера, а сигнал і вхід, на який він впливає, позначають літерою S (від set). Перехід тригера в нульовий стан називають скиданням (reset), а відповідний сигнал і вхід позначають літерою R.



Рис.4.1. RS-тригер на елементах І-НЕ
Схему найпростішого тригера (рис.4.1) можна отримати, якщо включити кільцем два елементи І–НЕ. Такий тригер називається RS-тригером має два входи R і S та два виходи і . Поки на обох входах R і S рівні сигнали не активні, у даному випадку R = S = 1, тригер знаходиться в якому-небудь одному із двох стійких станів. Якщо значення сигналу на виході Q = 1, то, як видно зі схеми, цей одиничний сигнал, надходячи по колу зворотного зв’язку на вхід елемента 2, викликає появу на виході сигналу з нульовим рівнем. У свою чергу нульовий рівень виходу, надходячи на вхід елемента 1, підтримує Q в одиничному стані. Інакше кажучи, при вхідних сигналах R і S, що дорівнюють 1, на виході Q одиниця по колу зворотного зв’язку буде сама себе підтримувати скільки завгодно довго. Коли на прямому виході Q сигнал дорівнює 1, говорять, що тригер знаходиться в нульовому стані або що він встановлений.

Завдяки симетрії схеми вона буде так само стійка у своєму протилежному – нульовому стані, коли Q = 0, а R = S =1. У цьому випадку говорять, що тригер скинутий. Режим RS-тригера, коли обидва сигнали R і S неактивні, називають режимом зберігання. На рис. 4.1 представлена тимчасова діаграма перехідних процесів у схемі при подачі на неї сигналів управління. Початковий стан тригера нульовий, на його входи надходять по черзі спочатку сигнал S, потім, після закінчення його дії, – сигнал R.

Із діаграми видно, що після закінчення дії вхідного сигналу тригер здатний зберігати свій новий стан також скільки завгодно довго. Говорять, що тригер запам’ятовує вхідний сигнал. Це специфічна й дуже важлива властивість тригера, що відрізняє його від усіх розглянутих вище схем, які не мали зворотних зв’язків: після зникнення вхідного сигналу вихідний сигнал у тих схемах також зникав. Якщо на входи R і S подати одночасно нульові сигнали, то на обох виходах Q з’являться одиниці. Якщо тепер одночасно зняти нулі зі входів R і S, то обидва елементи почнуть перемикатися в нульовий стан, прагнучи при цьому залишити свого партнера в одиничному стані. Новий стан тригера буде залежати від швидкостей перехідних процесів та ряду інших невідомих наперед факторів. Для розробника схеми підсумковий стан тригера виявляється невизначеним, некерованим. Тому комбінація R = S = 0 вважається забороненою і в звичайних умовах її не використовують. Таку комбінацію допустимо застосовувати, лише коли забезпечене не одночасне, а суворо почергове зняття R- та S-сигналів.

Основне призначення тригерів у цифрових схемах – зберігати створені логічними схемами результати. Для позбавлення ще не сталих результатів між виходом логічної схеми та входом тригера можна включити кон’юнктори, керовані синхросигналом. Таке вирішення виявилося доволі ефективним, тому швидко набуло типовості. Отже, з’явилися синхронні тригери, які перемикаються в інший стан лише за сигналом синхронізації, що надходить на вхід С тригера.



а) б)

Рис. 4.2. Синхронний RS-тригер: а – структурна схема тригера; б – умовне графічне позначення RSC-тригера
Схема найпростішого синхронного RS-тригера показана на рис.4.2, а. При
С = 0 тригер 3–4 відключений від управління S- і R- входів і перебуває в режимі зберігання раніше отриманої інформації. При С = 1 схема функціонує як звичайний RS-тригер. Умовне зображення синхронного RS-тригера подане на рис.4.2, б. Синхронний вхід C може, у принципі, мати й активний низький рівень; у цьому випадку він, як завжди, позначається кільцем. Характерною особливістю схеми є те, що протягом усього проміжку часу, коли синхросигнал С = 1, як самі потенціали на входах S і R, так і будь-які їхні зміни одразу ж передаються на вихід. Про таку схему можна сказати, що вона прозора по входах S і R при С = 1.

Синхронні тригери. Тимчасові діаграми, принцип роботи.

4.2 Тригер D-типу


D-тригером називають синхронний тригер, що має два входи: вхід даних D і вхід синхронізації C. Цей тип тригера широко використовується в цифрових пристроях. Інші його назви: transparent latch, D-тригер, керований синхросигналом. D-тригер перемикається тільки за сигналом на С-вході, причому у стан, що диктується D-входом. Умовне позначення D-тригера показане на рис. 4.3, а.



а) б)

Рис.4.3. D-тригер
На рис. 4.3,б показаний універсальний спосіб побудови D-тригера із синхронного RS-тригера: за допомогою інвертування однофазний вхід даних D перетворюється на парафазний і подається на S- та R -входи.

Зміни D-входу при С = 0 ніяк не впливають на стан виходу Q: триггер, замкнений по С-входу, перебуває в режимі зберігання. Фронт С-сигналу викликає перемикання тригера в той стан, який був до цього моменту на вході D. При С = 1 будь-яка зміна D-входу викликає зміну виходу Q. Після спаду синхросигналу тригер фіксує на виході той стан, який був на D-вході безпосередньо перед цим моментом. Наступна зміна Q буде можлива тільки по фронту наступного синхроімпульсу. Якщо на С-вхід діє постійний одиничний рівень синхросигналу, то властивість запам’ятовування виявлятися ніяк не буде і він буде виконувати функції звичайного буферного підсилювача потужності у тракті передачі даних.

Для того щоб процес фіксації стану D-входу відбувся без збоїв, тобто був однозначно передбачуваним, перехідний процес у схемі, викликаний зрізом С- сигналу, не повинен накладатися на перехідній процес, викликаний перемиканням D-входу. Це означає, що будь-які зміни стану D-входу мають припинитися за деякий час до зрізу С-сигналу, званий часом підготовки (setup time), і можуть знов розпочатися після зрізу С-сигналу не раніше ніж через час витримки(утримання) – hold time).

Необхідність введення та нормування інтервалів підготовки й витримки характерна для всіх функціональних вузлів, що мають вхід синхронізації. Крім того, для будь-якого синхронного вузла існує мінімально допустима тривалість синхроімпульсу, що забезпечує відсутність збоїв через накладення перехідних процесів від фронту і зрізу цього імпульсу.

Для тригерів, що випускаються у вигляді мікросхем, тимчасові характеристики наводяться в довідниках. Прикладами D-тригерів можуть служити інтегральні мікросхеми (ІМС) К155ТМ5 (аналоги SN7477N, SN7477J), К155ТМ7 (аналог 7475PC), К561ТМЗ (аналог CD4042A), які містять по чотири тригери з об’єднаними С-входами.

1   2   3   4   5   6   7   8   9

скачати

© Усі права захищені
написати до нас