Ім'я файлу: Архітектура серверів корпоративних баз даних.doc
Розширення: doc
Розмір: 237кб.
Дата: 23.10.2022
скачати
Пов'язані файли:
Лекція1_ПЗІС_2022-23.pptx
Розширення: doc
Розмір: 237кб.
Дата: 23.10.2022
скачати
Пов'язані файли:
Лекція1_ПЗІС_2022-23.pptx
2.2.Семейство UNIX-серверів Escala
Основні характеристики серверів Escala в залежності від застосовуваного конструктиву дані в таблиці 1. Системи сімейства Escala забезпечують підключення наступних комунікаційних адаптерів: 8 -, 16 - і 128-входові адаптерів асинхронних послідовних портів, 1 - або 4-входові адаптерів портів 2 Мбіт / с X.25, а також адаптерів Token-Ring, Ethernet і FDDI.
Таблиця 1
| МОДЕЛЬ Escala | M101 | M201 D201 D401 R201 |
| Mini-Tower | DesksideRack-Mounted | |
| ЦП (PowerPC 601) | ||
| Тактова частота (МГц) | 75 | 75 75 75 75 |
| Число процесорів | ј | 2 / 4 2 / 8 4 / 8 2 / 8 |
| Розмір кеша другого рівня (Кб) | 512 | 512 1024 1024 1024 |
| ПАМ'ЯТЬ | ||
| Стандартний обсяг (Мб) | 32 | 6464 64 64 |
| Максимальний обсяг (Мб) | 512 | 512 2048 2048 2048 |
| ВВЕДЕННЯ / ВИСНОВОК | ||
| Тип шини | MCA | MCA MCA MCA MCA |
| Пропускна здатність (Мб / с) | 160 | 160 160 2x160 2x160 |
| Кількість слотів | 6 | 6 15 15 16 |
| Ємність внутрішньої дискової пам'яті Гб) | 1 / 18 | 1 / 18 2 / 36 4 / 99 - |
| Кількість посадочних місць | ||
| 3.5 " | 4 | 4 7 7 7 |
| 5.25 " | 2 | 2 3 3 3 |
| Ємність зовнішньої дискової пам'яті (Гб) | 738 | 738 1899 1899 2569 |
3. Сервери фірми DEC
Корпорація Digital Equipment широко відома в світі і є однією з найбільших комп'ютерних компаній, комп'ютери якої залишаються популярними вже протягом майже 40 років (починаючи з її заснування в 1957 році і випуску перших машин PDP-1 в 1960 р.).
Компанія Digital широко відома своїми серіями міні-ЕОМ PDP-11 і VAX, що працюють під управлінням операційних систем RSX11M і VMS відповідно.
В даний час корпорація Digital сконцентрувала основні зусилля на розробці і виробництві сучасних 64-розрядних RISC-систем. Новітній мікропроцесор Alpha DECchip 21164 на сьогодні є найшвидшим мікропроцесором. Архітектура Alpha повністю зберігає наступність поколінь комп'ютерів: практично все програмне забезпечення ЕОМ VAX працює і на нових системах Alpha.
3.1. Сімейство комп'ютерів Alpha
Відмінна риса платформи Alpha - це збалансованість. Завдяки 64-розрядної архітектури та високошвидкісним каналам зв'язку з периферією Alpha підтримує роботу з величезними масивами даних, як на дисках, так і в оперативній пам'яті, що є досить критичним для багатьох додатків.
Іншою відмітною якістю платформи Alpha є її універсальність з точки зору застосування різних операційних систем (NetWare, Pick, DECelx, OpenVMS, Digital UNIX, Windows NT).
Сімейство серверів Alpha є повний ряд систем: від мінімальної конструкції до сервера великої розподіленої мережі. Нижче подано опис основних властивостей цих комп'ютерів і засобів їх реалізації.
Висока надійність і доступність:
"Гаряче" переключення дисків, тобто внутрішній диск може бути замінений під час роботи сервера.
Код корекції помилок (ECC, Error Correcting Code). Сервери Alpha включають ECC для основної і кеш-пам'яті. При використанні цієї технології відбувається постійна перевірка пам'яті, причому при цьому помилки не тільки виявляються, але й автоматично коригуються.
Технологія дублювання дисків (Redundant Array of Inexpensive Disks, RAID)
Подвійна шина SCSI.
Дублювання джерел живлення.
Автоматичний перезапуск системи. При збої в операційній системі ця можливість мінімізує час недоступності системи.
Управління температурним режимом. Системи AlphaServer включають температурні і інші датчики, що дозволяють стежити за станом системи.
Відкрита архітектура:
Шина PCI, що забезпечує швидкість передачі 132 Мб / с і відповідність міжнародним стандартам.
Стандартні слоти EISA, надають можливість використання великої кількості стандартних карт.
Високошвидкісний інтерфейс SCSI-2 для підключення до 7 периферійних пристроїв, що забезпечують в два рази вищу швидкість передачі шини SCSI і можливість підключення різних стандартних периферійних пристроїв.
Мережеві опції, які включають Ethernet, Token Ring, FDDI.
Засоби управління:
Реалізація віддаленого управління.
Розширені засоби діагностики.
Отримання інформації про конфігурацію системи.
Програмне забезпечення управління нестандартними ситуаціями і журнали діагностики збоїв.
Розширюваність / наращиваемость:
Можливість поновлення процесора ("upgrade").
Можливість підключення зовнішньої пам'яті.
Використання симетричної мультипроцессорной обробки (Symmetric Multi-Processing, SMP), що дозволяє додавати додаткові процесори.
Гнучкість вибору операційної системи (OpenVMS AXP, Digital UNIX, Microsoft Windows NT).
Використання кластерів:
Можливість побудови кластерних систем.
Основні характеристики серверів AlphaServer представлені в таблиці 2.
Таблиця 2.
| Система / Характеристики | AlphaServer2100 AlphaServer8200 AlphaServer8400 |
| Частота | 4 / 233: 233 МГц 300 МГц 4 / 275: 275 МГц 4 / 200: 200 МГц |
| Число процесорів | 1-4 1-6 1-12 |
| Максимальна пам'ять | 2 Гб 6 Гб 14 Гб |
| Пам'ять на диску | 500 Гб 10 Тб 10 Тб |
| Підтримка введення / виводу | 3 слота PCI; 8 слотів EISA; 108 слотів PCI; 8 слотів EISA; 144 слоти PCI; 8 слотів EISA; 1 слот PCI / EISA |
| ECC пам'ять | Так Так Так |
| RAID | Так Так Так |
| Авто перезавантаження | Так Так Так |
| Дублювання харчування | Так Так Так |
| Управління температурою | Так Так Так |
AlphaServer 8400
AlphaServer 8400 - це реалізація сервера на базі мікропроцесора DECchip 21164 (частота - від 300 МГц) високопродуктивного сервера масштабу підприємства. AlphaServer 8400 підтримує до 12 процесорів, 14 Гб пам'яті та швидкість введення / виводу понад 1,2 Гб / сек. Збалансована конструкція і швидкі процесори дозволяють забезпечувати обробку більше 3000 транзакцій в секунду. Архітектура AlphaServer 8400 розроблена з урахуванням можливості використання майбутніх поколінь мікропроцесора Alpha. AlphaServer 8400 оснащується високошвидкісними шинами введення / виводу PCI (144 слота на 12 фізично різних шинах). Комп'ютер має відносно низьку вартість у своєму класі і може використовуватися в якості сервера великої розподіленої бази даних, забезпечуючи при цьому надійність та готовність на рівні більш дорогих мейнфреймів.
AlphaServer 8200
Комп'ютер AlphaServer 8200 - це одна з найбільш високопродуктивних систем для офісу в сучасній промисловості. Його конфігурація може включати до шести мікропроцесорів DECchip 21164. Маючи всі переваги 64-розрядної Alpha-архітектури, до 6 Гб пам'яті і до 108 слотів PCI, даний сервер забезпечує можливості зростання навіть для самих великих і складних додатків. AlphaServer 8200 підтримує операційні системи OpenVMS, Digital UNIX та Windows NT. Невеликі підприємства та великі підрозділи можуть використовувати продуктивність, потужність і надійність цього сервера для програм, які раніше функціонували на системах масштабу великого підприємства. Великі бази даних, процеси моделювання, системи підтримки прийняття рішень - ось декілька прикладів програм, які легко підтримуються AlphaServer 8200.
AlphaServer 2100
Системи AlphaServer 2100 (Рис.7.) Являють собою недорогі SMP-сервери, що базуються на шинах PCI / EISA. Вони підтримують операційні системи OpenVMS, Digital UNIX та Windows NT. Дані комп'ютери можуть використовуватися в якості серверів високопродуктивних комерційних додатків і баз даних, а також серверів великих локальних мереж. AlphaServer 2100 4 / 233 (мікропроцесор DECchip 21064A) має частоту 233 МГц з кеш-пам'яттю 1 Мб; AlphaServer 2100 4 / 275 (мікропроцесор DECchip 21064A) - 275 МГц з кеш-пам'яттю 4 Мб; AlphaServer 2100 5 / 250 (мікропроцесор DECchip 21164 ) - 250 МГц з кеш-пам'яттю 4 Мб. Кожна система може мати конфігурацію з 1-4 процесорами, підтримує до 2 Гб оперативної пам'яті і до 64 Гб внутрішньої дискової пам'яті. Пропускна здатність системної шини дорівнює 667 Мб / сек, а високопродуктивна підсистема вводу / виводу PCI має пікову пропускну здатність 132 Мб / сек. Шина вводу / виводу EISA (33 Мб / сек) підтримує широкий спектр стандартних пристроїв.
Мікропроцесор 21066, 21164 - 2-х або 4-х канальний Суперскалярний процесор має такі характерні риси:
· Усі команди фіксованої довжини і формату;
· FPU Підтримується формат чисел як фірми DEC, так і стандарту IEEE;
· 32 64-х розрядних регістра для цілих чисел і 32 64-х розрядних для чисел з плаваючою точкою;
· Вбудований кеш прямого відображення для читання / запису даних;
· Вбудований кеш прямого відображення для читання команд;
· Вбудовані буфера перетворення інструкцій і даних.
Системна шина - з'єднує процесор з пам'яттю і підсистемою вводу / виводу. Є синхронної, мультіпліксірованной 128-бітної шиною адреси / даних. На шині використовується контроль парності. Всі передачі довжиною 32 байта і пікова продуктивність - 666Mb/sec.
Система пам'яті:
Висока швидкість обігу досягається:
· Наявністю буферів потокового читання;
· Контроль за парності адреси і даних;
· Регенерація проводитися з урахуванням звернень до пам'яті;
На Рис. 6. представлена блок-схема мікропроцесора 21066. Основними компонентами цього процесора є: кеш-пам'ять команд, цілочисельне пристрій, пристрій плаваючою точки, пристрій виконання команд завантаження / запису, кеш-пам'ять даних, а також контролер пам'яті і контролер вводу / виводу.
Кеш-пам'ять команд представляє собою кеш прямого відображення ємністю 8 Кбайт. Команди, які обираються зі цієї кеш-пам'яті, можуть видаватися попарно для виконання в одне з виконавчих пристроїв. Кеш-пам'ять даних ємністю 8 Кбайт також реалізує кеш з прямим відображенням. При виконанні операцій запису в пам'ять дані одночасно записуються в цей кеш і в буфер запису. Контролер пам'яті або контролер вводу / виводу шини PCI обробляють всі звернення, які проходять через розташовані на кристалі кеш-пам'яті першого рівня. Контролер пам'яті насамперед перевіряє вміст зовнішньої кеш-пам'яті другого рівня, яка побудована на принципі прямого відображення і реалізує алгоритм відкладеного зворотного копіювання при виконанні операцій запису. При виявленні промаху контролер звертається до основної пам'яті для перезавантаження відповідних рядків кеш-пам'яті. Контролер введення / виводу шини PCI обробляє весь трафік, пов'язаний з введенням / виводом. Під управлінням центрального процесора він виконує операції програмованого введення / виводу. Трафік прямого доступу до пам'яті шини PCI обробляється контролером PCI спільно з контролером пам'яті. При виконанні операцій прямого доступу до пам'яті в режимі читання і запису дані не розміщуються в кеш-пам'яті другого рівня. Інтерфейси пам'яті і PCI були розроблені спеціально з розрахунку на однопроцесорні конфігурації і не підтримують реалізацію мультипроцессорной архітектури.
Рис. 6. Основні компоненти процесора Alpha 21066
Рис.7. Архітектура AlphaServer 2100A
На малюнку 7 показано приклад системи, побудованої на базі мікропроцесора 21066. У представленій конфігурації контролер пам'яті виконує звернення як до статичної пам'яті, за допомогою якої реалізована кеш-пам'ять другого рівня, так і до динамічної пам'яті, на якій побудована основна пам'ять. Для зберігання тегів і даних у кеш-пам'яті другого рівня використовуються кристали статична пам'яті з однаковим часом доступу з читання та запису.
Конструкція підтримує до чотирьох банків динамічної пам'яті, кожен з яких може управлятися незалежно, що дає певну гнучкість при організації пам'яті та її модернізації.
Швидкісна шина PCI має ряд привабливих властивостей. Крім можливості роботи з прямим доступом до пам'яті і програмованим вводом / виводом вона допускає спеціальні конфігураційні цикли, розширюваність до 64 біт, компоненти, що працюють з живлячими напругами 3.3 і 5 В, а також більш швидке тактирование. Базова реалізація шини PCI підтримує мультиплексування адреси і даних і працює на частоті 33 МГц, забезпечуючи максимальну швидкість передачі даних 132 Мбайт / с. Шина PCI безпосередньо управляється мікропроцесором. На малюнку 5.18 показані деякі високошвидкісні периферійні пристрої: графічні адаптери, контролери SCSI і мережеві адаптери, підключені безпосередньо до шини PCI. Мостова мікросхема інтерфейсу ISA дозволяє підключити до системи низькошвидкісні пристрої типу модему, флоппі-дисководу і т.д.
3.Сервери компанії Hewlett-Packard
Компанія Hewlett-Packard була заснована в Каліфорнії в 1938 році з метою створення електронного тестуючого і вимірювального устаткування.
Основою розробки сучасних комп'ютерів Hewlett-Packard є архітектура PA-RISC. Вона була розроблена компанією у 1986 році, і з тих пір, завдяки успіхам інтегральної технології, пройшла кілька стадій свого розвитку від многокристального до однокристального виконання. Архітектура PA-RISC розроблялася з урахуванням можливості побудови багатопроцесорних систем, які реалізовані в старших моделях серверів.
Як відомо, одна з головних причин переходу до RISC - прагнення виконувати команду за один такт. Для досягнення більшої продуктивності розробники RISC створюють процесори, що виконують за один такт кілька команд. Такі процесори називають суперскалярні. Ці процесори складніше - їх реалізують, як правило, на кількох кристалах, що веде до обмеження частоти. Hewlett-Packard першою розробила Суперскалярний процесор на одному кристалі з високою тактовою частотою. Для того, щоб більш повно використовувати можливості суперскалярні процесорів, в набір PA-RISC включені складові команди, які виконують на різних частинах кристалів відразу кілька операцій. Внаслідок цього, PA-RISC виконує більшу кількість команд за такт, випереджаючи процесори конкурентів, навіть якщо вони володіють більшою тактовою частотою.
Ще одна особливість PA-RISC - великі зовнішні кеші (Мал. 8.). На відміну від деяких інших процесорів, де розмір кешу достатній лише для швидкого виконання простих тестів, кеші PA-RISC форсують роботу реальних додатків і служать ключовою відмінністю від інших реалізацій RISC. Зберігання команд і даних здійснюється в роздільних кешах, причому процесор з'єднується з ними за допомогою високошвидкісних 64-бітових шин. Кеш-пам'ять реалізується на високошвидкісних кристалах статичної пам'яті (SRAM), синхронізація яких здійснюється безпосередньо на тактовій частоті процесора. При тактовій частоті 100 МГц кожен кеш має смугу пропускання 800 Мбайт / с при виконанні операцій зчитування і 400 Мбайт / с при виконанні операцій запису. Мікропроцесор апаратно підтримує різний об'єм кеш-пам'яті: кеш команд може мати об'єм від 4 Кбайт до 1 Мбайт, кеш даних - від 4 Кбайт до 2 Мбайт. Щоб понизити коефіцієнт промахів застосовується механізм хешування адреси. В обох кешах для підвищення надійності застосовуються додаткові контрольні розряди, причому помилки кеша команд коригуються апаратними засобами.
Ще один метод, який використовується в RISC-архітектурах для підвищення продуктивності - це конвеєр. Для прискорення виконання команди її обробка розбивається на щаблі: вибірка, декодування, виконання, зворотний запис і т.д. Усі сходинки конвеєра працюють одночасно. Наявність конвеєра - головний чинник, завдяки якому RISC перевершує CISC. 5-ступінчастий конвеєр мінімізує затримки через зупинень, характерні для суперконвейерних архітектур.
Іншими важливими особливостями PA-RISC є:
Розширені можливості 64-розрядних обчислень.
Вбудована підтримка графіки. Набір команд PA-RISC розширено графічними можливостями. Ці команди поряд з величезною продуктивністю речових обчислень дозволяють домогтися чудових характеристик графіки без допомоги графічних процесорів.
Вбудована підтримка мультимедіа. Першим процесором з підтримкою мультимедіа був PA-7100LC. Він міг декодувати відео MPEG-1 зі швидкістю 30 кадрів в секунду з повним стереозвуком. Завдяки вбудованій підтримці типів даних мультимедіа в базовій архітектурі, Hewlett-Packard в змозі забезпечити дуже високу швидкість відображення без додаткових витрат.
Рис. 8. Блок-схема взаємодії процесора і зовнішніх кешов
Процесор під'єднується до пам'яті і підсистемі вводу / виводу за допомогою синхронної шини. Процесор може працювати з трьома різними відносинами внутрішньої і зовнішньої тактовою частоти в залежності від частоти зовнішньої шини: 1:1, 3:2 і 2:1. Це дозволяє використовувати в системах різні за швидкістю мікросхеми пам'яті.
Процесор PA-8xxx увібрав в себе всі відомі методи прискорення виконання команд. У його основі лежить концепція "інтелектуального виконання", яка базується на принципі позачергового виконання команд. Ця властивість дозволяє PA-8000 досягати пікової суперскалярной продуктивності завдяки широкому використанню механізмів автоматичного вирішення конфліктів за даними та управління апаратними засобами. Ці засоби добре доповнюють інші архітектурні компоненти, закладені в структуру кристала: велика кількість виконавчих функціональних пристроїв, засоби прогнозування напрямку переходів та виконання команд за припущенням, оптимізована організація кеш-пам'яті і високопродуктивний шинний інтерфейс.
PA-8500 (Мал. 9.) Є 4-х канальним суперскалярні процесором, виконуючим 4 операції за такт. PA-8500 має такі архітектурні особливості:
Найбільший розмір кеша першого рівня на процесор (1 МБ - дані, 0.5 МБ - інструкції).
За два 64-розрядних модуля з плаваючою точкою для функцій завантаження / вивантаження, множення / складання, ділення / добування квадратного кореня, цілочисельних, зсувних / логічних функцій кожен - всього 10 функціональних модулів.
Буфер передбачення галуження для 56 інструкцій (instruction reorder buffer - IRB)
Спекулятивне виконання
Статичне і динамічне пророкування розгалужень
Перераховані особливості розглядаються нижче більш докладно.
PA-8500 реалізований в 0.25 мікронної технології. Нова технологія дозволяє розмістити на чіпі великий кеш першого рівня, що дає можливість підвищити частоту без необхідності наявності пов'язаних кешей другого рівня.
Кеш другого рівня має цикл повільніше циклу кеша першого рівня, а також має більш низькою пропускною здатністю. Затримка, викликана доступом до більш повільного кешу другого рівня, поєднується з необхідністю отримати повну рядок кеша для заповнення кеша першого рівня, а не просто заповнити його поточними даними. Великий кеш першого рівня допоможе уникнути обмежень багаторівневої структури кешу, оскільки спрямовує потоки інструкцій і даних безпосередньо у сховищі даних.
Рис.9. Архітектура процесора PA -8500
Процесор PA-8500 надає доступ до більшого обсягу даних за два такти зі свого 0.5MB кешу інструкцій і 1MB кеша даних, ніж багато систем можуть надати за 10 і більше тактів з кеша другого рівня. Механізм встановлення черговості інструкцій підтримує постійне завантаження функціональних модулів процесора, запобігаючи їх простій, як це зазвичай відбувається у традиційних конвеєрних процесорах.
Одним із завдань при розробці PA-8500 було створення чіпового кешу, який би міг вміститися у виділену зону чіпа і, тим не менш, підтримував би високий рівень установки черговості інструкцій. Таке рішення вимагає, щоб кеш даних підтримував виконання двох одночасних операцій пам'яті за підтримки двотактного доступу. Задача була вирішена використанням двухбанковой системи, розробленої для внекрістального кеша даних. Система реалізована у вигляді простого однопортової RAM, що допомогло зберегти простір на чіпі. Оскільки кожен запит має відношення тільки до половини кешу, фізична довжина доступу була зменшена, що дозволило досягти меншого часу доступу.
Всі дані, що зберігаються в кеші PA-8500, захищені від виникнення однобітових помилок. Необхідно вжити всіх заходів для збереження цілісності даних. Для кешу інструкцій досить простий парності, оскільки його вміст завжди безпомилково. Кожного разу, коли доступ до інструкцій сигналізує про помилку, доступ обробляється як невдалий звернення в кеш. Рядки кешу з порушеними даними анулюються і дані надходять з пам'яті заново.
Більше зусиль необхідно зробити для забезпечення захисту кеша даних, тому як корекція необхідна коли невірна рядок кеша порушується. PA-8500 надає 6 додаткового біта на слово для можливості корекції однобітовий помилки і захисту кеша даних. Однак, корекція відбувається не прямо під час доступу до кешу, оскільки це б збільшило б час затримки доступу. Замість цього, помилки розпізнаються паралельної логікою корекції помилок. Якщо помилка розпізнана, пошкоджені дані викидаються з кеша. Якщо рядок невірна, корекція помилки відбувається на шляху копіювання. Якщо рядок вірна, вона анулюється, а доступ проводиться ще раз, що змушує рядок переміститися в кеш з виправленими даними.
При наявності великої чіпового кеша першого рівня в поєднанні з потужним механізмом передбачення галуження, PA-8500 не потребує дорогого, приєднаному безпосередньо до процесора кеші другого рівня. Що, у свою чергу, усуває необхідність в інтегрованому контролері кеша другого рівня. На додаток до цього, немає необхідності у великій кількості висновків процесора, обслуговуючих з'єднання з зовнішніми RAM.
Процесор PA-8500 має роздільної архітектурою, в якій логіка інтерпретування інструкцій не пов'язана з конвеєрний логікою функціональних модулів. Подібна архітектура дозволяє процесору частково інтерпретувати інструкції задовго до дійсного виконання інструкцій функціональним модулем (модулями). Інтерпретовані інструкції зберігаються в черзі всередині чіпу. Одночасно PA-8500 може таким чином обробляти до 56 інструкцій.
Процесор обробляє до 4 інструкцій за такт. Для підтримки суперскалярной продуктивності на максимально можливому рівні процесор PA-8500 містить в собі десять функціональних модулів: два незалежних модуля для операцій з плаваючою точкою, два незалежних функціональних модуля ділення і витягання квадратного кореня, два незалежних 64-розрядних цілочисельних арифметичних логічних модуля (ALU) , два модулі зсувних / логічних функцій (хоча ці модулі розділені з цілочисельними ALU, за такт ними виконуються лише дві з можливих чотирьох інструкцій), і два незалежних модуля завантаження / розвантаження.
Що стосується важливих функціональних модулів для операцій з плаваючою точкою, кожен з них здатний виконати одну інструкцію множення / складання за такт. Таким чином, пікова продуктивність операцій з плаваючою точкою в чотири рази перевищує тактову частоту. Важливо відзначити, що інструкція множення / складання є комбінованою, - тобто для виконання однієї інструкції необхідно виконання двох операцій. Це не просто підвищує продуктивність, виконання комбінації множення / складання вимагає однієї інструкції в IRB, що ще більше підвищує ефективність процесора. Інструкція множення / складання має трьох тактову затримку, але за наявності конвеєрні, результат видається кожен такт.
Для того, щоб використовувати весь набір функціональних модулів, процесор оснащений 56-командним буфером передбачення розгалужень (IRB - instruction reorder buffer) двох портовим кешем даних і здатністю вибирати чотири інструкції за такт з великого кеша інструкцій. Процесор може зберігати до 56 інструкцій в буфері і виконувати їх в той момент, коли необхідні дані і функціональний модуль (модулі) стануть доступними. Взаємозв'язок даних та інструкцій, що зберігаються в буферах відома, інструкції надходять у функціональні модулі точно в момент, коли дані і функціональні модулі будуть доступні.
Могутньою зброєю PA-8500 є його здатність виробляти спекулятивне виконання, яке змушує процесор "відгадувати" шлях виконання і виконувати інструкції з цього шляху. Якщо здогадка невірна, спекулятивно виконані інструкції скидаються. Спекулятивне виконання підтримано інтелектуальним механізмом передбачення розгалужень, що базується на 2,048-командному кеші історії розгалуження. Передбачення розгалужень визначає порядок виконання інструкцій (тобто, яка інструкція, на його думку, буде виконана) і ці інструкції спекулятивно виконуються. Якщо відгалуження передбачене неправильно, ці інструкції просто скидаються, у разі якщо вони ще не були видалені.
Таблиця історії розгалужень (BHT - branch history table) в PA-8500 є стандартною матрицею двухбітних осередків, але інформація, що зберігається в них, не є інформацією про направлення відгалуження (вибраного або невибраного). Модернізований BHT дозволяє PA-8500 поєднувати можливості статичного і динамічного методів передбачення розгалужень у одній апаратній структурі, що не вимагає наявності двох або трьох апаратних матриць, як у деяких інших методах передбачення розгалужень.
Конструкція процесора забезпечує реалізацію двох способів побудови багатопроцесорних систем. При першому способі кожен процесор під'єднується до інтерфейсного кристалу, який спостерігає за всіма транзакціями на шині основної пам'яті. У такій системі всі функції по підтримці когерентного стану кеш-пам'яті покладено на інтерфейсний кристал, який посилає процесору відповідні транзакції. Кеш даних побудований на принципах відкладеного зворотного копіювання і для кожного блоку кеш-пам'яті підтримуються біти стану "приватний" (private), "брудний" (dirty) і "достовірний" (valid), значення яких змінюються відповідно до транзакціями, які видає або приймає процесор.
Другий спосіб організації багатопроцесорної системи дозволяє об'єднати два процесори і контролер пам'яті і введення-виведення на одній і тій же локальній шині пам'яті. У такій конфігурації не потрібно додаткових інтерфейсних кристалів і вона сумісна з існуючою системою пам'яті. Когерентність кеш-пам'яті забезпечується спостереженням за локальною шиною пам'яті. Пересилання рядків між кешами виконуються без участі контролера пам'яті і введення-виведення. Така конфігурація забезпечує можливість побудови дуже дешевих високопродуктивних багатопроцесорних систем.
1 2 3 4 5 6 7 8