Ім'я файлу: Архітектура серверів корпоративних баз даних.doc
Розширення: doc
Розмір: 237кб.
Дата: 23.10.2022
скачати
Пов'язані файли:
Лекція1_ПЗІС_2022-23.pptx
Розширення: doc
Розмір: 237кб.
Дата: 23.10.2022
скачати
Пов'язані файли:
Лекція1_ПЗІС_2022-23.pptx
Архітектура систем NonStop
На Рис. 10 показана базова архітектура систем NonStop. Ця архітектура передбачає об'єднання двох або більше ЦП за допомогою дубльованої високошвидкісний межпроцессорной шини. Кожен процесор має один або декілька каналів в / в, що з'єднують його з двопортовий дисковими контролерами і комунікаційними адаптерами. У дійсності в перших п'яти поколіннях систем NonStop (NonStop I, II, TXP, CLX і VLX) було реалізовано тільки по одному каналу в / в на процесор, а пара поділюваних шин забезпечувала об'єднання до 16 процесорів. У більш пізніх системах NonStop Cyclone і Himalaya K10000/20000 для збільшення пропускної здатності системи межз'єднань була застосована сегментація межпроцессорной шини на базі чотирипроцесорних секцій. Секції можуть об'єднуватися з допомогою оптоволоконних ліній зв'язку у вузли (до чотирьох секцій у вузлі). Системи NonStop II, TXP, VLX і Cyclone підтримують також можливість побудови оптоволоконного кільця, що дозволяє об'єднати між собою до 14 вузлів і забезпечує швидкий обмін даними всередині домену, що складається з 224 процесорів. У системі Cyclone до кожного процесору можуть приєднуватися кілька каналів в / в, причому кожні чотири канали управляються своєю парою контролерів прямого доступу до пам'яті.
Рис. 10. Архітектура NonStop
Після розробки та успішних випробувань системи Cyclone компанія Tandem перейшла на застосування у своїх виробах RISC процесорів компанії MIPS (замість використовувалися раніше замовлених CISC процесорів). У системах CLX / R і К200 використовуються процесори R3000, а в системах Himalaya K10000, K20000 і K2000 - процесори R4400. Одночасно з оголошенням в 1993 році про початок поставок нового сімейства систем Himalaya компанія анонсувала також оптоволоконну мережу межпроцессорного обміну TorusNet, призначену для побудови великомасштабних кластерів. TorusNet забезпечує з'єднання чотирипроцесорних секцій за допомогою надмірної мережі з топологією двомірного тора.
Всі апаратні компоненти систем NonStop побудовані на основі принципу "швидкого прояву несправності" (fail fast disign), відповідно до якого кожен компонент повинен або функціонувати правильно, або негайно зупинятися. У більш ранніх системах Tandem реалізація цього принципу широко спиралася на використання методів перевірки парності, надлишкового кодування або перевірки допустимості стану при виконанні кожної логічної функції. Сучасні конструкції для виявлення помилок у складній логіці покладаються головним чином на методи дублювання і порівняння. Всі системи, що мають ЦП на базі мікропроцесорів, для гарантії цілісності даних і швидкого виявлення несправностей виконують порівняння виходів дубльованих і взаємно синхронізованих мікропроцесорів. У системах NonStop відповідальність за відновлення після виявлення несправності в апаратурі покладається на програмне забезпечення.
Операційна система NonStop Kernel систем NonStop безперервно розвивалася і до теперішнього часу перетворилася з патентованої фірмової операційної системи до системи, яка забезпечує повністю відкриті інтерфейси, побудовані на основі промислових стандартів. Для підтримки стійкості критично важливих процесів в NonStop Kernel реалізовані низькорівневі механізми контрольних точок, а також спеціальний шар програмних засобів, на якому будується як патентована середу Guardian, так і відкрите середовище Posix-XPG / 4.
Архітектура систем Integrity
Основним завданням компанії Tandem при розробці систем сімейства Integrity було забезпечення стійкості до одиночних відмов апаратури при дотриманні 100% переносимості стандартних UNIX-додатків. Для маскування апаратних несправностей у системах Integrity використовується потрійне модульне резервування (TMR - triple-modular redundancy) в процесорі, кеш-пам'яті і основної пам'яті.
Три процесора виконують однакові потоки команд, але працюють з незалежною синхронізацією. Процесори синхронізуються під час обробки звернень до глобальної пам'яті і при обслуговуванні зовнішніх переривань. Усі звернення до глобальної пам'яті з виходів резервуються процесорів надходять через схеми голосування в пару контролерів TMR. Схеми голосування на основі порівняння звернень між собою виявляють можливі несправності процесорів і посилають достовірні запити в іншу частину системи. Для виявлення несправностей в конструкціях контролера TMR і процесора в / в використовуються засоби самоконтролю. Кожен периферійний контролер містить стандартну плату VME, яка через спеціальну плату адаптера приєднується до пари шин в / в, захищених парністю. Плата адаптера дозволяє здійснювати комутацію контролера з двома процесорами в / в.
У системах Integrity реалізація плати основного процесора не вимагає складної логіки самоконтролю. Однак це робить її конструкцію відмінною від конструкції процесорної плати систем NonStop, хоча в обох використовуються одні й ті ж мікропроцесори. Архітектура нових систем об'єднує вимоги базової конструкції Integrity при збереженні сумісності з вимогами систем NonStop.
1 2 3 4 5 6 7 8