ЗМІСТ
Введення
1 Вибір і позначення основних технічних рішень
1.1 Зв'язок проектованого пристрою з IBM PC
1.2 Особливості магістралі ISA
1.3 Зв'язок проектованого пристрою з зовнішніми пристроями
1.4 Загальна структурна схема
1.5 Можливі варіанти структурних схем та їх порівняльний аналіз
1.6 Обгрунтування вибору структурної схеми
1.7 Обгрунтування вибору типу ОМК
2 Структурна схема пристрою та її опис
2.1 Структурна схема.
2.1.1 Призначення окремих функціональних блоків.
2.1.1.1 Селектор адреси
2.1.1.2. Буфер даних
2.1.1.3 Блок CPU.
3 Розробка принципової схеми пристрою
3.1 Блок регістрів
3.2 Блок прийому даних (від ВУ)
3.3 Блок переривань
3.4 Блок супровідних стробов
4 Розрахунок основних параметрів і характеристик
4.1 Розрахунок споживаних струмів
4.2 Розрахунок споживаної потужності
4.3 Розрахунок надійності
5 Розробка та налагодження робочої програми МКУ
5.1 Блок - схема алгоритму і його опис
5.2 Структура програми
5.3 Розподіл пам'яті даних
5.4 Текст програми
Висновок
Список використаної літератури
ВСТУП
Однокристальні мікроконтролери (ОМК) дозволяють суттєво розширити інтелектуальні можливості різного роду пристроїв і систем. Вони являють собою, по суті, спеціалізовані однокристальних мікроЕОМ, що містять для зв'язку із зовнішнім середовищем вбудовані периферійні вузли та пристрої, набір яких багато в чому визначає їх функціональні можливості і області застосування.
Вони стали сьогодні одним з найпоширеніших елементів програмованої логіки. Більше двох третин світового ринку мікропроцесорних засобів в даний час складають саме однокристальні мікроконтролери.
До структури ОМК сімейства PIC закладено багато різних функціональних особливостей, які роблять їх найбільш високопродуктивними, мікропотребляющімі, перешкодозахищеними, програмованими користувачем 8-ми бітними мікроконтролера. Завдяки цим особливостям ОМК сімейства PIC можуть обробляти апаратно-програмним способом як дискретні, так і аналогові сигнали, а також формувати різного роду сигнали, що управляють, а також здійснювати зв'язок між собою і ЕОМ, що знаходиться на більш високому ієрархічному рівні в системі.
Існує два принципово різних підходи до проектування цифрових пристроїв: використання принципу схемної логіки або використання принципу програмованої логіки.
Слід мати на увазі, що найвище швидкодія досягається в процесорах, в яких управляє пристрій будується з використанням системної логіки, а операційний пристрій виконується у вигляді пристрою, спеціалізованого для вирішення конкретного завдання.
Якщо у пристрої, побудованому на принципі системної логіки, усяка зміна або розширення виконуваних функцій тягне за собою демонтаж пристрою і монтаж пристрою за новою схемою, то у випадку МКУ завдяки використанню принципу програмованої логіки така зміна досягається заміною що зберігається в пам'яті програми новою програмою, що відповідає новим виконуваних пристроєм функцій.
Така гнучкість застосувань разом з іншими пов'язаними з використанням БІС достоїнствами (низкою вартістю, малими габаритами), а також висока точність, перешкодозахищеність, характерні для цифрових методів, обумовили бурхливе впровадження СКУ у різні сфери виробництва, наукові дослідження і побутову техніку.
1 ВИБІР І ПОЗНАЧЕННЯ ОСНОВНИХ ТЕХНІЧНИХ РІШЕНЬ
1.1 Зв'язок проектованого пристрою з IBM PC
Обмін інформацією між розробляються адаптером і пам'яттю здійснюється за допомогою системної шини ISA (Industrial Standard Architecture).
Приймачем інформації є інтерфейсна частина розроблювального пристрою.
Відповідно до визначення інтерфейсу, повинна забезпечуватися інформаційна, електрична і конструктивна сумісність. Інформаційна сумісність передбачає використання сигналів магістралі. Електрична сумісність передбачає узгодження рівнів вхідних, вихідних і живлячих напруг і струмів.
Інтерфейсна частина пристрою містить у собі селектор адреси і буфер для обміну інформацією з магістраллю ISA.
Буферірованіе магістральних сигналів застосовується для електричного узгодження і виконує дві основні функції: електрична розв'язка (для всіх сигналів) і передачі сигналів в потрібному напрямку (тільки для двонаправлених сигналів).
1.2 Особливості магістралі ISA
Магістраль ISA була розроблена спеціально для персональних комп'ютерів типу IBM PC AT і є фактичним стандартом для всіх виробників.
Магістраль ISA відноситься до демультеплексірованним (тобто мають роздільні шини даних і адреси) 16-ти розрядних системним магістралях середнього швидкодії. Обмін здійснюється 8-ми і 16-ти розрядними даними. На магістралі реалізований роздільний доступ до пам'яті комп'ютера і до пристроїв вводу / виводу (для цього є спеціальні сигнали).
Максимальний обсяг пам'яті, що адресується становить 16Мб (24 адресні лінії). Максимальне адресний простір для пристроїв введення / виводу - 64 Кб (16 адресних ліній), хоча практично всі випущені плати розширення використовують тільки 10 адресних ліній (1Кб). Магістраль підтримує регенерацію динамічної пам'яті, радіальні переривання і прямий доступ до пам'яті. Допускається також захоплення магістралі.
Роз'єм магістралі ISA розділений на дві частини, що дозволяє зменшувати розміри 8-ми розрядних плат розширення, а також використовувати плати, розроблені для комп'ютерів IBM PC XT.
Слід зазначити, що в магістралі ISA використовується позитивний логіка на шинах адреси і даних, тобто одиниці відповідає високий рівень напруги, а нулю - низький. На магістралі присутні чотири напруги харчування: +5 В,-5В, +12 В,-12В, які можуть використовуватися платами розширення.
Стандартом магістралі ISA встановлені обмеження на максимальне значення струму, споживаного кожної платою розширення (вони пов'язані тільки з можливостями використовуваного роз'єму). Значення цих струмів наведені в таблиці 1.1.
Максимальні струми споживання платами розширення
Таблиця 1.1
Напруга | 8-ми розрядна плата | 16-ти розрядна |
+5 В | 3.0 A | 4.5 A |
-5 У | 1.5 A | 1.5 A |
+12 В | 1.5 A | 1.5 A |
-12 В | 1.5 A | 1.5 A |
Максимальний струм споживання всіма використовуваними платами розширення визначається типом джерела живлення даного комп'ютера і не стандартизовано.
При проектуванні УС крім протоколів обміну по магістралі треба враховувати також електричні характеристики сигналів. Стандарт магістралі визначає вимоги до вхідних і вихідних струмів приймачів і джерел сигналу кожної з плат розширення. Недотримання цих вимог може порушити функціонування всього комп'ютера і навіть вивести його з ладу.
Вихідні каскади передавачів магістральних сигналів УС повинні видавати струм низького рівня не менше 24 мА (це стосується всіх типів вихідних каскадів), а струм високого рівня - не менше 3 мА (для виходів з трьома станами і ТТЛ). Вхідні каскади приймачів магістральних сигналів повинні споживати вхідний струм низького рівня не більше 0.8 мА, а вхідний струм високого рівня - не більше 0.04 мА.
Крім цього необхідно враховувати, що максимальна довжина друкованого провідника від контакту магістрального роз'єму до виведення мікросхеми не повинна перевищувати 65 мм, а максимальна ємність відносно землі по кожному контакту магістрального роз'єму не повинна бути більше 20 пФ.
До деяких лініях магістралі підключені навантажувальні резистори, що йдуть на шину живлення +5 В. До ліній-IOR,-IOW,-MEMR,-MEMW,-SMEMR,-SMEMW,-I / O CH CK підключені резистори 4.7 кОм, до ліній-I / O CS 16,-MEM CS 16,-REFRESH,-MASTER ,-OWS - 300 Ом, а до ліній I / O CH RDY - 1 кОм. Крім того, до деяких лініях магістралі підключені послідовні резистори: до ліній-IOR,-IOW,-MEMR,-MEMW,-SMEMR,-SMEMW і OSC - резистори номіналом 22 Ом, а до лінії SYSCLK - 27 Ом.
1.3 Зв'язок проектованого пристрою з зовнішніми пристроями
Зв'язок проектованого пристрою з зовнішніми пристроями здійснюється за допомогою операційної частини проектованого пристрою. Операційна частина виконує прийом даних від зовнішніх пристроїв і передачу донних в зовнішні пристрої за допомогою буферних елементів.
1.4 Загальна структурна схема
На основі вище викладеного пропонується наступна загальна структурна схема (рис. 1.1).
Дані з пам'яті комп'ютера по системній шині ISA надходять на пристрій сполучення. Інтерфейсна частина здійснює узгодження УС з системною шиною. Дані з інтерфейсної частини пристрій передаються операційної частини, за допомогою якої ці дані передаються в зовнішні пристрої.
При передачі даних із зовнішнього пристрою в пам'яті комп'ютера здійснюється наступним чином: операційна частина узгодить зовнішні пристрої та пристрій сполучення. Дані через ОЧ передаються в ІЧ і за допомогою системної шини - в ОЗУ комп'ютера.
За допомогою клавіатури здійснюється запуск і зупинка роботи драйвера пристрою сполучення. Монітор служить для відображення виведених повідомлень під час роботи УС. Всі дані операції проводяться під управлінням центрального процесора.
ЦП - центральний процесор
ОЗП - оперативний запам'ятовуючий пристрій
УС - пристрій сполучення
ИЧ - інтерфейсна частина
ОЧ - операційна частина
КП - контролер переривань
Рис. 1.1 - Загальна структурна схема
1.5 Можливі варіанти структурних схем та їх порівняльний аналіз
Для реалізації даного пристрій можна запропонувати два варіанти:
на одному кристалі;
на двох кристалах.
Варіант структурної схеми пристрою на одному кристалі наведено на малюнку 1.2.
СА - селектор адреси
БД - буфер даних
WR - блок супровідних стробов
БР - блок регістрів
БПД - блок прийому даних
INT - блок обробки переривань
Рис. 1.2 - Структурна схема пристрою на одному кристалі
Варіант структурної схеми пристрою на двох кристалах наведено на малюнку 1.3.
СА - селектор адреси
БД - буфер даних
БР - блок регістрів
БПД - блок прийому даних
Рис. 1.3 - Структурна схема пристрою на двох кристалах
Алгоритми роботи мікропроцесорів, згідно структурної схеми,
Початок
Опитування
RESET
та RESET = "1"
немає
Видати SS =
"1111111" Опитування Ок!
немає Ok! = "1"
та
Опитування
IOW
немає IOW = "0"
та
Читати
SA 0 ... SA 2
та
= "111"
немає
Преобразів. Видати
2 ® поз. STRW 7
Видати Затримка
STRW 0 ... 6
Видати Читати
WR 0 ... 6 № регістру
Скинути конверт.
WR 0 ... 6 2 ® поз.
Видати
SS 0 ... SS 6
та Харчування
вкл?
немає
Кінець
Рис. 1.4 - Схема алгоритму роботи CPU 1
Початок
Опитування
RESET
та RESET = "1"
немає
Видати SS =
"1111111" Опитування INT
та INT = "1"
немає
Видати Опитування
IRQ Ок!
немає Ok! = "1"
та
Опитування
STRW 7
та
STRW 7 = "0"
немає
Опитування Читати
IOR D 0 ... D 7
немає
Визначити
та № регістру
Читати
SA 0 ... SA 2
Видати
та № регістру
= "111"
немає
Преобразів. Читати
2 ® поз. INT
Видати Видати
STRR 0 ... 6 D 0 ... D 7
так Харчування Скинути
вкл? STRR 0 ... 6
немає
Кінець Рис. 1.5 - Схема алгоритму роботи CPU 2
Для порівняння цих двох структурних схем наведена таблиця 1.2, в якій вказані параметри пристрою, реалізованого різними варіантами:
на жорсткій логіці (див. бакалаврську роботу);
на одному кристалі;
на двох кристалах.
Порівняльна таблиця варіантів реалізації пристрою
Таблиця 1.2
Варіант реалізації | К - ть корпусів | Швидкість видачі даних | Споживана потужність, Вт | Вартість деталей, грн. |
Жорстка логіка | 27 | »50нс | 2,52 | 13,30 |
Один кристал | 24 | > 200нс | 2,33 | 23,8 |
Два кристала | 21 | > 200нс | 2,25 | 36,5 |
1.6 Обгрунтування вибору структурної схеми
Для реалізації пристрою виберемо структурну схему на одному кристалі, тому що відсутній взаємозв'язок ОМК, що спрощує написання програми; швидкість видачі даних, як у першого варіанту, так і в другого> 200нс; вартість деталей менше.
1.7 Обгрунтування вибору типу ОМК
Для реалізації даного пристрою найбільше підходить мікроконтролер типу PIC 16 C 64, тому що має не високу вартість і велика кількість портів введення / виведення (33). На цьому мікроконтролері і розроблятиметься пристрій.
2 СТРУКТУРНА СХЕМА ПРИСТРОЇ ТА ЇЇ ОПИС
2.1 Структурна схема.
Після обгрунтування вибору структурної схеми пристрою зупиняємося на схемі з одним кристалом. Структурна схема приведена на малюнку 2.1.
Рис. 2.1 - Обрана структурна схема пристрою
2.1.1 Призначення окремих функціональних блоків.
2.1.1.1 Селектор адреси
Основний інтерфейсної функцією, виконуваної УС, що працює в режимі програмного обміну, є селектирования або дешефрірованіе адреси. Цю функцію виконує вузол, званий селектором адреси, який повинен виробити сигнали, відповідні виставлення на шині адреси магістралі коду адреси, що належить даному УС або одного із зони адрес даного УС.
Найпростіше рішення при побудові селектора адреси використання тільки мікросхем логічних елементів. Основною перевагою такого підходу є висока швидкодія (затримка не перевищує 30нс). При використанні мікросхем з малими вхідними струмами можна обійтися без буферів.
Але є й недолік цієї схеми: необхідність проектування схеми заново для кожного нового адреси, складність організації вибору декількох адрес.
Якщо необхідно мати можливість змінювати обираний адресу, то можна передбачити використання відключаються інверторів для всіх ліній адреси. Тоді, підключаючи або відключаючи потрібні інвертори за допомогою перемичок або перемикачів, отримуємо можливість перебудовувати селектор адреси в деяких межах.
Рис. 2.2 - Селектор адреси із змінним адресою
Інший шлях - застосування елементів "Що виключає АБО", що працюють як керовані інвертори. На малюнку 2.2 показаний селектор адреси, що вибирає залежно від коду на шині AS, що задається перемичками, адреси 3CFh, 2CFh, 1CFh і так далі (всього 8 різних адрес).
2.1.1.2. Буфер даних
Для буферірованія найбільш часто використовуються мікросхеми магістральних приймачів, передавачів і приймачів, звані буферами.
Електрична розв'язка на увазі забезпечення потрібних вхідних і вихідних струмів (рівні на ISA - ТТЛ).
Передавачі повинні забезпечувати великий вихідний струм і висока швидкодія. Часто вони повинні мати також відключається вихід (для шини даних), тобто мати вихід з відкритим колектором або з трьома станами на виході. Це пов'язано з необхідністю переходу пристрою в пасивний стан у разі відсутності звернення до нього.
Передавачі часто виконують функцію мультиплексування даних, які повинні надходити на шину даних ISA від різних джерел.
2.1.1.3 Блок CPU.
Блок містить однокристальний мікроконтроллер, який виконує функції вироблення внутрішніх керуючих стробов. Застосовано ОМК типу PIC 16 C 64.
3 РОЗРОБКА ПРИНЦИПОВОЇ СХЕМИ ПРИСТРОЇ
3.1 Блок регістрів
Вихідні сигнали формуються регістрами з трьома станами виходу КР1533ІР37, кожен з яких може перебувати в активному або пасивному стані в залежності від значення відповідного біта в керуючому слові (блок CPU).
Керуючі сигнали операційної частини використовуються для запису вихідних даних (-STRW0 ... STRW6).
Схема блоку регістрів і блоку буферів наведена на малюнку 3.1.
3.2 Блок прийому даних (від ВУ)
Для читання станів зовнішніх ліній використовуються односпрямовані буфера КР1533АП5, виходи яких об'єднуються для мультиплексування читаються даних.
Керуючі сигнали операційної частини використовуються для читання вхідних даних (-STRR0 ...- STRR6).
Схема блоку прийому даних зображена на малюнку 3.2
Рис. 3.1 - Схема блоку регістрів
3.3 Блок переривань
Блок обробки переривань складається з регістра переривань - КР1533ІР37, буферного елемента - КР1533АП5, елемента 7ІЛІ-НЕ зібраного на КР1533ЛЕ4 і КР1533ЛН1.
З кожного зовнішнього пристрою сигнал INT надходить на вхід регістра, що синхронізує вхід якого підключений до сигналу SYSCLK системної шини, що забезпечує перешкодозахищеність, тобто реєстрація переривань відбувається по позитивному фронті сигналу SYSCLK, так як наростання рівня відбувається досить швидко, то ймовірність помилкового спрацьовування мала.
Рис. 3.2 - Схема блоку прийому даних
Так як виходи регістру з'єднані логічним елементом 7ІЛІ-НЕ, тому, якщо прийшов хоча б одне переривання на виході цього елемента з'являється низький рівень, який за допомогою елементів НЕ і І-НЕ перетвориться в сигнал IRQ.
Читання прийшли переривань відбувається при низькому рівні сигналу-STRR7. Скидання переривання здійснюється установкою в керуючому слові старшого біта в "1".
Схема блоки обробки переривань наведена на малюнку 3.3.
3.4 Блок супровідних стробов
Для реєстрації даних у зовнішніх пристроях служить блок ФСС. Сигнали з блоку БВУС-STRW0 ...- STRW6 надходять на блок ФСС. За допомогою елементів 2І-НЕ (КР1533ЛА3) ці сигнали інвертуються і затримуються на 11нс. З елементів 2І-НЕ інвертовані і затримані сигнали через буферний елемент КР1533АП5 виводяться на зовнішні пристрої. Таким чином позитивний фронт отриманих сигналів (WR0. .. WR6) служить для реєстрації даних у зовнішньому пристрої, тому що дані будуть випереджати сигнали WR0 ... WR6 на величину затримки елементів 2І-НЕ.
Схема блоку формування супроводжуючих стробов наведена на малюнку 3.4.
4 РОЗРАХУНОК ОСНОВНИХ ПАРАМЕТРІВ І ХАРАКТЕРИСТИК
4.1 Розрахунок споживаних струмів
Розрахунок споживаних струмів зводиться до того, що необхідно визначити сумарне споживання струму усіма мікросхемами, тобто:
(4.1)
де Iобщ - загальний струм, споживаний пристроєм,
Ik - струм, споживаний k-тій мікросхемою,
m - загальне число мікросхем,
n - число мікросхем даного типу.
Струми, споживані кожної мікросхемою, показані в таблиці 5.1.
Споживання струмів мікросхемами
Таблиця 5.1
№ п / п | Тип мікросхеми | Кількість | Струм однієї мікросхеми, mA | Загальний струм, mA |
1 | КР1533АП5 | 9 | 27 | 243 |
2 | КР1533ІР37 | 8 | 24 | 192 |
3 | КР1533ЛА2 | 1 | 5 | 5 |
4 | КР1533ЛА3 | 2 | 3 | 6 |
5 | КР1533ЛЕ4 | 1 | 4 | 4 |
6 | КР1533ЛН1 | 2 | 3.8 | 7.6 |
7 | КР1533ЛП5 | 1 | 7 | 7 |
8 | PIC 16 C 64 | 1 | 2 | 2 |
ВСЬОГО | 466,6 | |||
Отримуємо загальний струм споживання:
Отримані дані задовольняють вимогам системної магістралі ISA (п.1.2).
4.2 Розрахунок споживаної потужності
Розрахунок споживаної потужності зводиться до того, що необхідно визначити потужність споживану пристроєм, тобто:
(4.2)
де Робщ - загальна споживана потужність,
Uпит - напруга живлення,
Iобщ - загальний струм споживання.
4.3 Розрахунок надійності
Інтенсивність відмов l характеризується відношенням числа виробів на одиницю часу до числа виробів, що продовжують залишатися справними до початку аналізованого проміжку часу:
(4.3)
де m - число виробів, які відмовили за час t,
N - число справно працюючих виробів до початку проміжку часу.
Якщо припустити, що відмови різних елементів взаємно незалежні і кожна відмова носить катастрофічний характер, тобто повністю порушують працездатність, то інтенсивність відмов пристрою дорівнює сумі інтенсивностей відмов елементів, складових пристрій:
(4.4)
де l i - інтенсивність відмов елементів i-го типу,
ni - кількість елементів i-го типу входить у пристрій.
Напрацювання на відмову дорівнює:
(4.5)
Інтенсивність відмов елементів наступна:
мікросхеми - 0.85 × 10 -6 (ч-1),
резистори - 0.9 × 10 -6 (ч-1),
конденсатори - 1.4 × 10 -6 (ч-1).
Тоді,
(Ч-1)
5 РОЗРОБКА ТА НАЛАГОДЖЕННЯ РОБОЧОЇ ПРОГРАМИ МКУ
5.1 Блок - схема алгоритму і його опис
Початок
Опитування
RESET
та
немає
Видати SS =
"1111111" Опитування Ок!
немає
та
Опитування
IOW, IOR
IOR
IOW
Читання Читання
SA 0 ... SA 2 SA 0 ... SA 2
та
= "111" перетворює.
немає 2 ® поз.
Читання конверт.
D 0 ... D 2 2 ® поз. Видати
STRR 0 ... 6
Преобразів. Видати
2 ® поз. STRW 0 ... 6 Скинути
STRR 0 ... 6
Видати Скинути
SS 0 ... SS 6 STRW 0 ... 6
та Харчування
вкл?
немає
Кінець
Рис. 5.1 - Схема алгоритму роботи мікроконтролера
5.2 Структура програми
Мікроконтролер виконує наступні функції:
прийом керуючих сигналів з системної магістралі ISA;
перетворення двійкового коду в позиційний (для управління блоком регістрів і блоком прийому даних);
формування керуючих стробов.
Програма містить наступні ділянки програми:
RESET - робить переклад всіх портів пристрою в початковий стан на введення даних;
OKEY - здійснює передачу управління підпрограм IOW або IOR, в залежності від станів опитуваних бітів;
IOW - формування та видача сигналів STRW 0 ... 6 і SS 0 ... 6;
IOR - формування та видача сигналів STRR 0 ... 6 і STRR 7;
PR 2 INPOS - перетворення двійкового коду в позиційний.
5.3 Розподіл пам'яті даних
Прийом керуючих сигналів з ISA PORT А - 05 H
Р ORT Е - 09 H
Видача стробов STRW 0 ... 6 PORTC - 07 H
Видача стробов SS 0 ... 6 PORTD - 08 H
Видача стробов STRR 0 ... 7 PORTB - 06 H
Програмування TRISA - 85 H
TRISB - 86 H
TRISC - 87H
TRISD - 88H
TRISE - 89 H
Заборона переривань портів INTCON -0 BH
Регістр для зберігання SA 0 ... 2 ADR - 26 H
Регістр для зберігання D 0 ... 2 DATA - 27 H
Допоміжний регістр RADR - 28 H
5.4 Текст програми
LIST P = PIC 16 C 64
; Секція заголовка
; Опис спеціальних регістрів
PORTA EQU 05 H; Регістр порту A
PORTB EQU 06 H; Регістр порту B
PORTC EQU 07 H; Регістр порту C
PORTD EQU 08 H; Регістр порту D
PORTE EQU 09 H; Регістр порту E
TRISA EQU 85 H; Регістр конфігурації порту A
TRISB EQU 86 H; Регістр конфігурації порту B
TRISC EQU 87 H; Регістр конфігурації порту C
TRISD EQU 88 H; Регістр конфігурації порту D
TRISE EQU 89 H; Регістр конфігурації порту E
INTCON EQU 0 BH; Регістр управліннями
; Перериваннями
PCL EQU 02 H; Регістр програмного лічильника
; Опис регістрів пам'яті змінних
ADR EQU 26 H; Регістр для зберігання сигналів
; SA 0 ... 2
RADR EQU 27 H; Допоміжний регістр
DATA EQU 28 H; Регістр для зберігання D 0 ... 2
; Робоча секція
; Початок виконуваного коду
ORG 0
GOTO BEGIN
ORG 100
BEGIN MOVLW B '00000000 '; Конфігурація портів
MOVWF TRISB
MOVWF TRISC
MOVWF TRISD
MOVLW FFH
MOVWF TRISA
MOVWF TRISE
MOVLW B'01110000 '
MOVWF DATA
START BTFSC PORTA, 1; Перевірка 1-го біта порту А
GOTO RESET; Перехід на мітку RESET
BTFSS PORTA, 0; Перевірка 0-го біта порту А
GOTO OKEY; Перехід на мітку OKEY
GOTO START; Перехід на мітку START
RESET MOVLW B '11111111 '; Запис в регістр W константи
MOVWF PORTD; Установка портів пристрою в
; Початковий стан
GOTO BEGIN; Перехід на мітку BEGIN
OKEY BTFSS PORTA, 2; Перевірка 2-го біта порту А
GOTO IOW; Перехід на мітку IOW
BTFSS PORTA, 3; Перевірка третій біта порту А
GOTO IOR; Перехід на мітку IOR
GOTO START; Перехід на мітку START
IOW MOVF PORTE; Запис в регістр W даних
; З порту Е
MOVWF ADR; Запис в регістр ADR даних
; З W
MOVF PORTA; Запис в регістр W даних
; З порту A
ANDWF DATA, 1; Виділення сигналів D 0 ... 2
; І збереження в регістрі DATA
RLF DATA, 1; Зрушення регістру вліво
RLF DATA, 1; Зрушення регістру вліво
RLF DATA, 1; Зрушення регістру вліво
RLF DATA, 1; Зрушення регістру вліво
MOVF ADR; Запис в регістр W даних
; З регістра ADR
MOVWF RADR; Запис в регістр RADR даних; з W
INCF RADR, 1; Інкремент регістру RADR
; Зі збереженням даних в RADR
BTFSS RADR, 3; Перевірка третій біта регістра RADR
GOTO STRW; Перехід на мітку STRW
MOVF DATA; Запис в регістр W даних
; З регістра DATA
CALL PR 2 INPOS; Виклик процедури
MOVWF PORTD; Запис в регістр PORTD даних
; З регістра W
GOTO START; Перехід на мітку START
IOR MOVF PORTE; Запис даних з регістра Е
; В W
CALL PR 2 INPOS; Виклик процедури
MOVWF PORTB; Запис в регістр PORTB даних
; З регістра W
MOVLW FFH; Запис константи в W
MOVWF PORTB; Запис в регістр PORTB даних
; З регістра W
GOTO START; Перехід на мітку START
STRW MOVF ADR; Запис даних з регістра ADR
; В W
CALL PR 2 INPOS; Виклик процедури
MOVWF PORTC; Запис в регістр PORTC даних
; З регістра W
MOVLW FFH; Запис константи в W
MOVWF PORTB; Запис в регістр PORTC даних
; З регістра W
GOTO START; Перехід на мітку START
PR 2 INPOS ADDWF, 1 PCL; Складання W і PCL
RETLW FEH; Повернення та завантаження W
RETLW FDH; Повернення та завантаження W
RETLW FBH; Повернення та завантаження W
RETLW F 7 H; Повернення та завантаження W
RETLW EFH; Повернення та завантаження W
RETLW DFH; Повернення та завантаження W
RETLW BFH; Повернення та завантаження W
RETLW 7 FH; Повернення та завантаження W
END; Кінець програми
ВИСНОВОК
У даному проекті був розроблений універсальний адаптер паралельного обміну. Цей пристрій призначений для обміну інформацією між комп'ютером і зовнішніми пристроями (нестандартними).
Пристрій реалізований на однокристальним мікроконтролері типу PIC 16 C 64.
Застосування в пристрої даного однокристального мікроконтролера призвело до зменшення швидкодії, але покращилися вагогабаритні параметри.
Для збільшення швидкодії необхідно використовувати мікроконтроллер іншого типу, наприклад SX.
Список використаної літератури
Ю. В. Новиков, О. А. Калашников "Розробка пристроїв сполучення". Видавництво "ЕКОМ", Москва, 1998р.
В. В. Скороделов "Проектування пристроїв на однокристальних мікроконтролерах з RISC-архітектурою". Ч1, Ч2, Навчальний посібник.