Оценка эффективности предложенной методики синтеза
Эффективность предложенной методики синтеза демонстрируется на основе результа- тов, полученных при разработке двух микро- схем ГК.
Время синтеза и оптимизации всего проекта 4 месяца, из них в течение 3-х месяцев произ- водилась доработка структуры и синтез кон- троллера интерфейса ЭЛТ монитора и 1 месяц – доработка структуры и синтез остальных бло- ков (ускоритель графических операций, кон- троллер PCI, контроллер интерфейса ЖК пане- ли, блок приема/передачи сигналов интерфейса памяти DDR SDRAM).
Оценка времени синтеза дана для первона- чальной версии модели, полученной после раз- работки структуры блоков.
Разделение конвейера обработки данных контроллера интерфейса ЭЛТ-монитора на два блока позволило сосредоточить основное вни- мание на высокочастотном блоке. При этом ос- новной выигрыш во времени получен за счет поблочного синтеза выделенного из общей ие- рархии набора подблоков, реализующих одина- ковые функции. Время, затраченное на дости-
жение требуемого быстродействия для этого блока, составило 2 месяца, а для низкочастот- ного - всего одну неделю. Синтез контроллера развертки и блока управления курсором занял 1 неделю. Построение дерева синхронизации, минимизация расфазировки синхросигнала по- требовало 3-х недель. Основные усилия были направлены на выбор оптимального располо- жения каскадов буферизации на плане кристал- ла. Создание схемы контроллера по старым ме- тодикам потребовало бы около 6 месяцев.
В графическом ускорителе повышение бы- стродействия можно обеспечить двумя способа:
поиском путей распространения сигналов, не требующих срабатывания за один период синхросигнала;
сокращением количества триггеров, нахо- дящихся в конце цепочек комбинаторных эле- ментов, нагруженных на один выход триггера.
Второй способ использовался также для блока приема/передачи сигналов интерфейса памяти DDR SDRAM. Отказ от этих мер потребовал бы дополнительной оптимизации этих трактов с применением конвейера, что, во-первых, внесло бы задержку в этих трактах минимум в один такт, в результате чего было бы получено снижение производительности ускорителя примерно на 10%. Во-вторых, это потребовало бы дополни- тельного времени оптимизации схемы. Оптими- зация этих трактов теми же методами, что при- меняются для трактов в контроллере ЭЛТ, дает выигрыш во времени около 1 месяца.
В результате можно утверждать, что без ис- пользования предложенной методики синтеза время синтеза и оптимизации структуры кон- троллера составило около 8 месяцев. Таким об- разом, предложенная методика позволяет полу- чить выигрыш в 2 раза.
Оценка эффективности предложенной методики проектирования
Оценка эффективности предложенной мето- дики проектирования проводится на основе ре- зультатов, полученных при разработке двух микросхем ГК. Расчет выигрыша проводят на основе сравнения времени проектирования узлов при использовании этой методики и при использовании методик, предлагаемых компа-
Табл. 4. Оценка времени проектирования микросхемы
| | | Предложенная методика | Др. Методика |
| 1 | Разработка структуры и разделение проекта на блоки в соответствии с быстродействием | 1 месяц | 1 месяц |
| 2 | Разработка структуры блоков предельного быстродействия | 3 месяца | 1 месяц |
| 3 | Синтез схемы блоков предельного быстродействия | 49,25 месяца | |
| 4 | Разработка топологии блоков предельного быстродействия | 3 месяца | |
| 5 | Разработка тестов функционального контроля блоков предельного быстродействия | 2 месяца/параллельно 2,3,4 | 8 месяцев/параллельно 2,3,4 |
| 6 | Разработка структуры блоков среднего и малого быстродействия | 12 месяцев | 12 месяцев |
| 7 | Синтез схемы блоков среднего и малого быстродействия | 1 месяц | 1 месяц |
| 8 | Разработка топологии блоков среднего и малого быстродействия | 1 месяц | 1 месяц |
| 9 | Разработка тестов функционального контроля всей СБИС | Включены в 2 месяца блоков предельного быстр./параллельно 6,7,8 | Включены в 8 месяцев блоков предельного быстр./параллельно 6,7,8 |
| 10 | Разработка ЦАП синтезаторов частот и ФАПЧ | 4 месяца/параллельно 1,2,3,4,5,6,7,8 | 4 месяца/параллельно 1,2,3,4,5,6,7,8 |
| 11 | Итог | 1+3+3+12+1+1= 21 месяц | 1+1+49,25+12+1+1 = 65,25 месяцев |
ниями-разработчиками САПР проектирования СБИС. Основное сокращение времени разра- ботки достигнуто за счет уменьшения времени синтеза и разработки топологии, а также за счет сокращения времени разработки тестов функ- ционального контроля. Полученные данные приведены в Табл. 4
При использовании предложенной методики основная часть блоков разрабатывается средст- вами САПР синтеза и проектировании топологии с применением предложенной методики синтеза на основе разработанной иерархии подблоков. Второй подход характеризуется применением средств заказного проектирования для достиже- ния требуемого быстродействия в большинстве блоков предельного быстродействия. Прогнози- руемое время проектирования этих блоков со- ставляет 49,25 месяца. Расчет сроков заказного проектирования для этих блоков производится на основе коэффициентов каскадности для этих блоков. Оценка этих коэффициентов для разра- ботанной структуры представлена в Табл. 5.
Табл. 5. Оценка коэффициента каскадности для различных блоков
| Коэффициент каскадности | Ориентировочное количество транзисторов, тыс. шт. | Частота блока, МГц | Характер связей |
| 3,5 – 4 | 100 | 250 | Локальные |
| 2 – 3,5 | 20 | 250 | Разветвленные |
| 0,8 – 2 | 10 | 250 | Локальные |
| 0,4 – 0,8 | 10 | 250 | Разветвленные |
| 3,5 – 4 | 20 | 133 | Разветвленные |
| 2 – 3,5 | 200 | 133 | Локальные |
| 0,8 – 2 | 100 | 133 | Разветвленные |
| 0,4 – 0,8 | 1000 | 133 | Разветвленные |
| 3,5 – 4 | 10 | 266 | Локальные |
Для оценки сроков разработки этих блоков были выделены подблоки размером около 10 тыс. транзисторов с двумя коэффициентами каскадности (2 и 4) и с двумя разным характе- рами связей. Использовались два подхода при разработке топологии: проектирование на ос- нове стандартной библиотеки элементов, проектирование на основе транзисторов. При-
менение того или иного метода для разных блоков определяется возможностью достиже- ния требуемого быстродействия. Получены ре- зультаты, показаны в Табл. 6.
Табл. 6. Время заказного проектирования блоков
| | Библиотека элементов | Транзисторы |
| Коэффициент каскадности = 2, связи локальные | - | 1,25 месяц |
| Коэффициент каскадности = 2, связи разветвленные | 0,5 месяц | 1,25 месяц |
При этом для блоков с коэффициентом 4 не- обходима дополнительная оптимизация струк- туры для снижения коэффициента каскадности до 2. Исходя из этой информации, прогнозиру- ется общее время разработки топологии 49,25 месяцев
Расчет сокращения площади блоков прово- дился путем сравнения площадей блоков с ко- эффициентом каскадности более 1 (Табл. 5), разработанных на основе предложенной мето- дики и заказного проектирования. Такие блоки в сумме имеют около 460 тысяч транзисторов. При разработке топологии с использованием заказного проектирования можно добиться 2-3- кратного сокращения площади блока. Площадь блоков логики составила для первой микросхе- мы 62,93 мм2 (Табл. 7), а количество транзисто- ров 1,15 миллиона (Табл. 8). Следовательно, для заказного проектирования количество тран- зисторов составит 0,45 млн., а площадь - 24,63 мм2. Площадь оставшейся части контроллера 38,31 мм2. При сокращении площади блоков критичных по быстродействию в 2-3 раза она составит 12,315 – 8,21. При этом общая пло- щадь микросхемы будет: 56,59 мм2 или 52,48 мм2. В итоге при переходе от заказного проек- тирования к предложенной методике площадь микросхемы вырастет на 11,2% или 19,9%.
Табл. 7. Количество транзисторов в разработанных микросхемах ГК и их распределение между блоками памяти и блоками логики
| Параметр | 1890ВГ10Т млн. | 1890ВГ14Т, млн. |
| Общее | 1,64 | 2,72 |
| Блоки памяти | 0,49 | 0,64 |
| Блоки логики | 1,15 | 2,08 |
Табл. 8. Площади кристаллов в разработанных микросхемах ГК и их распределение между блоками памяти и блоками логики
| Параметр | 1890ВГ10Т мм2 | 1890ВГ14Т, мм2 |
| Общая | 68,89 | 90,25 |
| Блоки памяти | 5,96 | 8,47 |
| Блоки логики | 62,93 | 81,78 |
1 2 3 4 5 6