Основи інформатики 2 лютого

1. Класифікація комп'ютерів і обчислювальних систем

ЕОМ - це комплекс технічних і програмних засобів, об'єднаних спільним управлінням та призначених для перетворення інф. за допомогою одного з заданих алгоритмів.

ЕОМ - це електронна система для збору, перетворення, зберігання та видачі інф.

ЕОМ класифікуються за такими ознаками:

по виду оброблюваної деталі.

за способом представлення інф.

за призначенням

за способом передачі кодів

по продуктивності

за способом представлення інф.

аналогові (АВМ)

цифрові (ЦОМ)

У АВМ інф. представляється за допомогою безперервних (аналогових) сигналів, У ЦВМ - за допомогою дискретних сигналів.

АВМ містить операційних підсилювачів і компонентів за допомогою яких можна було б моделювати різні мат. функції та операції.

Рішення мат. рівнянь на АВМ зводилося до набору на набірному полі машини ел. схеми, соотв. даному вирішує рівняння, а рішення виходило на екрані осцилографа як ф-ція, аргументом до-рій явл. час.

У сучасній ЕОМ для представлення інф. використовуються двійкові числа. Для представлення їх ісп. 0 і 1, кіт в ЕОМ відображаються за допомогою двох зон напруг.

За призначенням.

ЕОМ загального призначення

спеціалізовані ЕОМ

Загального призначення мають широкий набір команд, що дозволяє на даній ЕОМ реалізувати будь-який алгоритм.

Спец. ЕОМ мають огр. набір команд і призначені для реалізації вузького кола алгоритмів, бувають рахункові, інформаційні, керуючі.

За способом передачі та обробки кодів.

паралельні

послідовні

У парал. коди обробляються і передаються одночасно у всіх розрядах. В остан. побітно і роздільно в часі. Всі сучас. ЕОМ належать до ЕОМ паралельної дії. Їхнім достоїнством явл. високу швидкодію, недоліком - великі апаратні витрати.

За швидкодією.

Малої, середньої, високої, надвисокої, супер-ЕОМ.

На базі ЕОМ і процесорів створюються багатопроцесорні і багатомашинні вирахував. системи (комплекси).

Багатомашинний обч. комплекс - це сукупність ЕОМ, об'єднаних лініями зв'язку та управління за допомогою комутаторів. Основне призначення - підвищення надійності обч. систем. Такі комплекси передбачають використання ЕОМ в якості резервної. Багатопроцесорний комплекс - це сукупність процесорів, пов'язаних між собою через загальну ВП і функціонують під єдиної ОС. Основне призначення - підвищення продуктивності.

2.Параметри комп'ютерів

До основних параметрів ЕОМ належать:

продуктивність

розрядність машинного слова

ємність оперативної пам'яті

швидкість обміну інф. між ЦП і ОП

швидкість обміну інф. між ЦП і ОП і зовнішніми пристроями

надійність

споживана потужність

Продуктивність.

Визначається середньою кількістю операцій, які виконуються за одиницю часу при вирішенні широкого класу задач. Вимірюється в опер / с - MIPS (Millen Instructions Per Second). Продуктивність конкретної ЕОМ визначається використовуваної в ній елементною базою і архітектурою.

Розрядність машинного слова.

Визначається кількістю розрядів, використовуваних у цій ЕОМ для представлення даних і машинних кодів. Визначає максимальне число, яке можна представити в ЕОМ - діапазон представимих чисел в ЕОМ, точність представимих чисел, і обсяг пам'яті, що адресується.

Ємність оперативної пам'яті.

Визначається кількістю адресованих елементів пам'яті найменшої довжини - байти.

Швидкість обміну інф. між ЦП і ОП і зовнішніми пристроями.

Визначається кількістю інф., Переданої в одиницю часу між пристроями. Вимірюється у Мбайт / с.

Надійність.

Характеризується трьома параметрами:

інтенсивність відмов

NОТ - кількість відмов у партії з N виробів за час випробувань tи.

напрацювання на відмову

ймовірність безвідмовної роботи за час t.

3. Структура ЕОМ. Основні пристрої і їх призначення

ЕОМ будується за модульним принципом. модулі ЕОМ предст собою функц-но закінчені пристрої з типовим напругою. Пристрої, що сходять до складу ЕОМ, діляться на центральні (ВП, проц-р) та зовнішні (переферії - пристрої в / в та зовн запам'ятовуючи пристрої).

Схема ЕОМ:

Проц-р предназн для виконання арифм і логич операцій управління обчислюють процесом та організації взаємодії між пристрої-ми ЕОМ. Проц-р сост з 2-х основних пристроїв:

- АЛУ предназн для викон-я арифм операцій над числами, представл-ми у формі з фіксуючою, плавающ точкою і в десятковому форматі. Предназн для викон-я арифм операції (+,-,*,/), а також для логич операцій над багаторозрядним двійковими кодами і формують-я ознак рез-та операції. АЛУ будується на суматора, регістрах і ін

- УУ предназн для управл-Я вирахував-им процесом. УУ дешифрує коди команд, виробляє керуючі сигнали відповідно до цими кодами для АЛП та ін пристроїв ЕОМ. У процесі роботи на УУ надходять ознаки рез-ів і сигнали запитів перерву-ий, з урахуванням до-их, якщо необхідно, УУ коригує обчислювальний процес, викликає програми переривань і виконує деякі ін дії.

ВП предназн для тимчасового зберігання програм, даних, що обробляються в програмі, вихідних, промежут і кінцевих рез-ів обчислень.

Зовнішні пристрої предназн для організації взаємодії користувача з центр-ми пристрої-ми (ЦУ). Діляться на:

- Пристрої введення (УВВ)

- Пристрої виведення (На жаль)

- Зовнішні запам'ятовуючі пристрої (ВЗУ)

УВВ предназн для введення інформації в ЕОМ. Перетворює інф-ю, представлену на зовнішніх носіях, в електричні сигнали, використовувані для представлення інф-ції в ЦУ ЕОМ.

На жаль викон функуію, зворотний УВВ, тобто перетворює електр сигнали, за допомогою к-их інф-я представлена ​​в ЕОМ, у форму, зручну для сприйняття людиною, або у форму, що використовується для представлення інф-ції на зовнішніх носіях.

ВЗП использ для зберігання великих масивів інф-ції, к-ті не поміщаються у ВП ЕОМ.

Інтерфейсний блок предст собою сукупність апаратних і програмних засобів, предназн-х для сполучення зовнішніх пристроїв з ЦУ ЕОМ.

Шина - сукупність ліній, по кожній з яких у будь-який заданий момент часу передається 1 біт інф-ції. Розрізняють

- Керуюча шина (ШУ)

- Шина адреси (ША)

- Шина даних (ШД)

ША однонаправлені. Використовується для передачі від проц-ра кодів адрес осередків ОП, зовнішніх пристроїв, осередків ПЗУ.

ШД двунаправлена. Викорис для передачі кодів даних між ЦУ і зовнішніми пристрої-ми ЕОМ.

ШУ двунаправлена. Викорис для передачі сигналів синхронізації від проц-ра до ВП і навпаки, від проц-ра до зовн пристрої ам і навпаки.

Сигналу синхронізації прив'язані до кордонів тактів, к-ті задаються за допомогою тактового генератора.

Розрядність шин опред-ся розрядністю машинного слова, яка використовується в даній ЕОМ. в збрешемо ЕОМ ісп 32-бітова ША (4 Мб), 64-бітова ШД.

4. Прямий, зворотний, додатковий код

Набір цифр для двійкової системи числення:

{0,1}, підстава р = 2

Еквівалент деякого цілого n-значного двійкового числа обчислюється згідно з формулою:

Прямий код, зворотний, дополнительныйиспользуються для представлення цілих і дійсних чисел (двійковий запис).

У прямому коді цифрові біти для негативних і позитивних чисел виглядають однаково.

Недоліки прямого коду: незручність виконання операцій в АЛП - дії над цифровими і знаковими бітами нада виконувати окремо. Ісп Ользен в АЛП при множенні і діленні.

Недолік: +0 <> -0.

Переваги: ​​можливість звести операцію віднімання до операції додавання.

Зворотний код (всі біти інвертовані).

Недоліки: +0 = 0 .. 0, -0 = 1 .. 1.

Гідність: можна звести операцію віднімання до операції додавання.

Додатковий код (зворотний +1).

Гідність: +0 =- 0 = 0 .. 0.

5. Формати чисел з фіксованою точкою

Використовуються для представлення цілих і дробових чисел. положення двійкової крапки в цих форматах ніяк спеціально не фіксується, але суворо передбачається, що двійкова точка для цілих чисел розташовується за молодшим цифровим бітом, для дробових - перед старшим цифровим бітом.

Формати цілих і дробових чисел мають слід уявлення:

Формат числа визначає розрядну сітку ЕОМ, тобто діапазон чисел, к-ті можуть оброблятися в даній ЕОМ, а також точність представлення чисел.

Числа з фіксуючою точкою в пам'яті ЕОМ представляються в додатк коді. Розрядність формату визначає діапазон чисел з фіксованою точкою, які представлені у даній ЕОМ. Якщо для представлення числа використовується n розрядів, то діапазон чисел з фіксованою точкою визначається:-2n-1 <= x <= 2n-1-1

У ЕОМ для представлення чисел з фіксованою точкою використовується також беззнакових формат, тобто знаковий біт використовується в якості цифрового. У такому форматі: 0 <= | x | <= 2n-1-1

У ЕОМ на основі 32-бітових МП-ів використовуються наступні формати з фіксованою точкою

Однобайтовий формат

Формат слова

Формат подвійного слова

АЛП сучасних ЕОМ завдяки використанню 64-бітового пристрої для операцій з плаваючою точкою підтримують також 64-бітовий формат чисел з фіксованою крапкою. (Рис)

6. Формати чисел з плаваючою точкою

Використовується для розширення діапазону чисел, які представлені в ЕОМ і для збільшення точності їх подання. Заснований на формі запису дв. чисел: ± Мх 2 ± Рх.

Де Мх - мантиса, Рх - порядок. У ЕОМ ісп. формалізована форма подання чисел з плаваючою крапкою. 1> Мх> = 1 / 2. Мантиса завжди дробове число, причому перша цифра завжди 1.Порядок представляється у вигляді цілого числа. Знак числа відображається в старшому біті. Для представлення порядку та його знаку відводиться поле з m біт, в кіт. розміщується код зміщеного порядку: Рсм = Рх + 2m-1-1.

Для відображення зміщеного порядку ісп. коди 000 ... 000 (m) до 111 ... 10 (m). Код з одиницями у всіх бітах зарезервований для випадку виникнення обч. ситуацій переповнення порядку і втрати значимості мантиси (стала дорівнювати 0). Мантиса відображається в форматі з плаваючою крапкою в прямому коді. Структура формату така (32 біта): 31 - S - знак, 23 - 31 - зміщений порядок (m = 8), 0 - 23 - мантиса.

Поряд з двійковим словом ісп. учетверенное слово (64 біт) і його 80 - бітовий формат, тоді під порядок відводиться 11 біт та 15 біт відповідно. Довжина полів, що відводяться для порядку і мантиси в форматі з плаваючою точкою, визначає діапазон допустимих чисел. Допустимий діапазон порядку: - (2m-1-1) ¸ 0; 1 ¸ 2m-1-1.

7. Формати для подання десяткових чисел, алфавітно-цифрової інформації і логічних значень

Найбільш широко використовується при обробці статистичної та економічної інформації. Для представлення десяткових чисел в ЕОМ використовуються поля змінної довжини, на відміну від форматів чисел з фіксованою і плаваючою комою. Це пов'язано з тим, що при використанні полів фіксованої довжини в разі обробки десяткових чисел збільшується витрата пам'яті і знижується швидкодію.

Для представлення десяткових чисел використовується двійково-кодується десятковий код в якому кожна десяткова цифра представляється у вигляді тетради. Тетради (1010 ¸ 1111) використовуються для подання знаків чисел та спеціальних символів застосовуються в цих формах.

Варіанти представлення десяткових чисел:

Розпакований

Для представлення однієї цифри використовується один байт. Тетрада, що відображає цифру, розміщується в молодшому полубайте цього байта. Старший полубайта може містити будь-яку інформацію. Знак числа в дес. форматах також як і цифри задається 4-х бітовим кодом, який розміщується в мл. полубайте мл. байта. У старшому полубайте мл. байта розміщується цифра мл. розряду дес. числа.

Упакований формат

Цифри розташовуються по два в одному байті.

Для представлення десяткових чисел у такому форматі завжди відводитися парна кількість полубайта. Якщо при цьому старший полубайта цього байта виявляється зайвим, він заповнюється нулями.

У IBM PC упаковані десяткові формати використовуються для представлення операндів у десяткових АЛП. У цьому випадку використовується 80-бітовий формат, який дозволяє представити будь-які десяткові числа довжиною від 1 до 19 розрядів.

Для представлення в ЕОМ символьної інформації (літери, спецсимволи) використовується код ASCII. У цьому коді кожному символу ставиться у відповідність 8-бітове двійкове число. Таким чином, 1 байт є внутрішнім поданням символу в ЕОМ. При кодуванні використовується ваговій принцип, відповідно, з яким значення двійкового коду символу збільшується в алфавітному порядку.

Алфавітно-цифрова інформація може надаватися у вигляді полів змінної довжини. Для символьної інформації поле являє собою послідовність байт, що розташовуються в пам'яті за сусіднім адресами, зв. рядком.

У ЕОМ 3-го покоління довжина поля 1 ¸ 256 байт. У сучасних ЕОМ для 32 бітових МП поля можуть містити послідовність біт, байт слів, подвійних слів і учетверенное слів. Такі послідовності називаються ланцюжками.

Довжина ланцюжків байт, слів, подвійних і учетверенное слів 1 ¸ 4 Гбайт.

8. Параметри і класифікація ЗУ

Під пам'яттю ЕОМ розуміють сукупність пристроїв, призначених для зберігання, прийому та видачі двійкової інформації. Окремий пристрій з цієї сукупності називають ЗУ.

Операції, що виконуються в ЗУ - занесення інф. (Запис), вибірка інф. (Зчитування). Операції запису і зчитування - операції звернення до пам'яті.

Основні параметри ЗУ:

-Ємність,

-Питома ємність,

-Швидкодію,

Ємність - це максимальна кількість інф., Яку може зберігати ЗУ.

Питома ємність - це відношення ємності до фізичного обсягу ЗУ.

Швидкодія - визначається часом звернення до пам'яті. Розрізняють час звернення під час запису і час звернення при зчитуванні.

tдоступа визначається як інтервал часу між початком звернення до пам'яті і моментом, коли необхідна інф. стає доступною.

tзапісі, tсчітиванія - час, необхідний для запису і зчитування інф.

Структура пам'яті ЕОМ:

Продуктивність та обчислювальні можливості ЕОМ в чому визначаються складом і параметрами ЗУ, створюючими пам'ять ЗУ.

За способом доступу ЗУ діляться:

ЗУ прямого доступу - час доступу не залежить від місця розташування інф. в пам'яті ЕОМ.

ЗУ циклічного доступу - доступ до інф. стає можливим через періодично повт. інтервали часу.

ЗУ послідовного доступу - для доступу до будь-якого елементу інф. попередньо осущ. перегляд предшевствующих. йому елементів інф.

У залежності від способу зберігання та пошуку інф. в пам'яті ЕОМ розрізняють адресні, асоціативні і стекові ЗУ.

Адресні ЗУ - пошук необхідної інф. осущ. за адресою клітинки, яка зберігає інф. Для цього кожен байт має свою адресу.

Асоціативні ЗУ - пошук інф. осущ. не за адресою, а по вмісту комірки пам'яті (асоціативний ознака).

Стекові ЗУ - також мають безадресну організацію. Доступ до інф. в них осущ. через опр. елемент пам'яті, назив. вершиною стека.

9. Адресна пам'ять

Адресні ЗУ - пошук необхідної інф. осущ. за адресою клітинки, яка зберігає інф. Для цього кожен байт має свою адресу.

Стор - ра адресного ЗУ має вигляд:

До складу ЗУ входять:

ЗМ - запам'ятовуючий масив, що складається з N n - розрядних елементів пам'яті.

БАР - блок адресної вибірки, реалізується на дешифратор і призначений для формування сигналу вибірки, активуючого один з осередків ЗМ.

РДА - регістр адреси, призначений для зберігання k - розрядної адреси, пост. по шині адреси ША.

УСС - підсилювач зчитування.

УСЗ - підсилювач запису.

РГІ - призначений для тимчасового зберігання інф., Зап. до ЗУ або счит з ЗУ.

Шівх - шина інф. вхідні.

Шівих - шина інф. вихідна.

БУП - блок управління пам'яті, виробляє сигнали, упр. записом і рахуючи. інф. з ЗУ.

Робота адресного ЗУ.

Процесор, виконуючи чергову команду, витягує з неї адресу операнда і виставляє на шину адреси. У ЗУ можливі дві операції - запис і зчитування.

Перед кожною з цих операцій процесор виробляє сигнал звернення за яким БУП вир. сигнал прийом регістра адреси - ПрРГА, по кіт. адреса, вист. відс. на ША записується в РДА.

Адреса з РДА надходить у БАР, який виробляє сигнал вибірки комірки пам'яті з ЗМ. Цей осередок переходить в стан, коли до неї можливий доступ.

Після того, як осередок обрана, відс. виробляє сигнал операції, яка може бути або запис, або зчитування. Якщо це зчитування БУП вир. сигнал зчитування, кіт. пост. на УСС, відкриває підсилювачі і забезпечує передачу інф. з вибраної комірки пам'яті на вхід РГІ. Після чого з деякою затримкою БУП вир. сигнал прийом РГІ - ПрРГІ. За сигналом РГІ счит. з ЗМ інф. записується в РГІ і з'являється на шині виходу. При операції запис БУП вир. сигнал прийом вх. інф. шини, по якому дані, нах, на ШИ вх заносяться в РГІ і надходить на вхід підсилювача запису, після чого інф заноситься у вибрану комірку пам'яті.

10.Організація адресного простору ЕОМ. Вирівнювання даних у пам'яті

Найбільш широке поширення в ЕОМ отримали адресні ЗУ. Адресні ЗУ - пошук необхідної інф. осущ. за адресою клітинки, яка зберігає інф. Для цього кожен байт має свою адресу.

З точки зору процесора масив таких ЗУ складається з елементарних осередків довжиною в один байт, кожна з яких має свій номер (адресу).

Сукупність таких осередків утворює адресний простір, максимальний адреса визначається розрядністю шини адреси. При адресації в адресному рпостранстве осередків пам'яті, що мають довжину більше ніж один байт мкпроцессор Intel в якості адреси осередку ісп. мінім. адресу байта, що входить до складу осередку.

При розміщенні числових значень у комірках адресного простору мл. розряди числа розміщуються в байті з мінімальним адресою.

Вирівнювання даних у пам'яті.

Адреса можна представити А = А31А30 ... А1А0, Аi = {0,1}.

Якщо комірка пам'яті має довжину більше ніж один байт, то виникають питання, пов'язані з розміщенням елементів пам'яті в ЕОМ.

Б3 Б2 Б1 Б0

При адресації такої комірки пам'яті в якості адреси можна вибрати старші біти адреси А2-А31, а молодші біти адреси А1-А0 ісп. для адресації байта всередині комірки пам'яті, тоді адресою буде А = А31А30 .... А3А200.

Тоді адреси інших байт в межах осередку будуть:

Б0 = А1А0 = 00; Б1 = А1А0 = 01; Б2 = А1А0 = 10; Б3 = А1А0 = 11.

У принципі, розміщення інф. в пам'яті може бути довільним і в разі осередків пам'яті довжиною більше ніж один байт можливі ситуації, коли для зчитування дв. слова з пам'яті буде потрібно звернення за двома адресами А 'і А' +1, тобто буде потрібно два цикли звернення до пам'яті. Тому при програмуванні рекомендується вирівнювати дані в пам'яті.

Для вирівнювання даних у пам'яті ЕОМ у випадку, якщо ці дані явл. словами, адреси повинні бути парними подвійними словами - кратними 4.

У загальному випадку, якщо дані в комірці займають 2k байт, адреси, за якими розміщуються такі дані повинні бути кратними 2k.

Практично це означає, що адреса такого осередку пам'яті повинен містити k нулів в мл. бітах А = А31А30 ... Аk-100000 ..., Аi = {0,1}.

11. Асоціативна пам'ять

Є безадресними. Пошук інф. в запам'ятовуючому масиві таких ЗУ осущ. не за адресою, а за змістом - асоціативному ознакою. Ісп. код Ассоц. ознаки.

Для того, щоб при пошуку інф. в Ассоц. ЗУ аналізувати не всі біти що зберігаються в таких осередках слів, а лише вибрані біти слова ісп. код маскі.В цьому біті 1 вказані в тих бітах, де інф. буде ісп. при Ассоц. пошуку і 0 у тих бітах, кіт. не спра. Структура Ассоц. ЗУ:

РгАП - регістр Ассоц. ознаки, ісп. для його брешемо. зберігання.

РГМ - регістр маски.

ЗМ - запам'ятовуючий масив.

РгІ - ісп. для часів. зберігання інф. в якості буфера під час запису і рахуючи. з ЗУ.

КС - комбінаційна схема, обесп. порівняння осередків ЗМ, РгАП, РГМ.

РГС - регістр збігів. Розрядність цього регістра дорівнює кол-ву осередків пам'яті ЗМ. Номер будь-якого біта РГС збігається з номером комірки пам'яті ЗМ.

РС - схема формування р-та Ассоц. ознаки. Він формується у вигляді коду a i = {0,1}, a 0 a 1 a 2. Якщо код дорівнює 100, то в ЗУ відсутні осередки пам'яті, удовлетв. Ассоц. ознакою. Якщо 010-є тільки одна комірка, 001 - більш одного осередку.

Є доп. розряд, кіт. ісп. для вказівки зайнятості осередки. 0-не зайнята, 1 - зайнята.

При зчитуванні інф. в РгАМ і РГМ попередньо заносяться коди АП та маски.

Вміст РгАП і РГМ спільно з вмістом клітинок ЗМ надходить на входи КС, де формується N - розрядний код, записується у РГС. 1 в цьому коді стоятв тих бітах, номери яких брало збігаються з номерами осередків ЗМ, для яких мало місце збіг з АП.

ФС використовує код, що надходить з РГС, формує рез-т Ассоц. пошуку a 0 a 1 a 2. Якщо виявляється, що a 0 = 1, то зчитування скасовується. Якщо a 1 = 1, то вміст комірки пам'яті переноситься в РгІ і виставляється на шину інф. вихідну.

При записі інф. попередньо осущ. пошук вільних комірок пам'яті, для цього в РгАП завантажується код 111 ... 1110 - біт зайнятості. У РГМ завантажується 000 ... 0001. Осущ. Ассоц. пошуку в р-ті якого визначається наявність осередків ЗМ. якщо a 1 = 1, то інф. , Передуватиме. занесена в РгІ з Шівх, переноситься у вільну комірку пам'яті та її службовий біт вуст. в 1. Якщо є кілька вільних комірок, то інф. заноситься у вільну комірку з найменшим номером. Особливістю Ассоц. ЗУ явл. можливість поєднати пошук інф. та її обробку.

12. Стекова пам'ять

Стекові ЗУ є безадресними. ЗМ цих ЗУ складається з комірок пам'яті, пов'язаних між собою розрядними лініями. Це дозволяє зрушувати інформацію з однієї комірки пам'яті в іншу. Доступ до інформації в стекових ЗУ здійснюється через осередок ЗМ, звану вершиною стека.

При запису інформації, що надходить по Шівх, вона заноситься у вершину стека. При цьому інформація, записана раніше, зсовується углиб стека.

При зчитуванні інформації інформація надходить на Шівих з вершини стека. У тому випадку, якщо зчитування інформації відбувається без руйнування, інформація, занесена у вершину стека, втрачається, а вміст сусідніх елементів пам'яті переміщається в осередку з меншими номерами.

Стекові ЗУ забезпечуються лічильником стека СчСт, в к-му зберігається код, який вказує заповнення стека. Якщо стік не заповнений - 0, якщо заповнений - N-1.

13. Динамічні ЗУ із структурою 2D

ЗМ будуються з запам'ятовуючих елементів, здатних зберігати один біт інформації. Кожен такий елемент має входи, сигнали на яких забезпечують вибірку елемента при зверненні до пам'яті. Ці входи підключаються до адресних лініях. Кожен ЗЕ має входи, через які здійснюється запис інформації та виходи, через які інформація зчитується. Ці виходи і входи підключаються до так званих розрядним лініях. Сукупність адресних і розрядних ліній називається лініями вибірки. У залежності від кількості адресних і розрядних ліній ЗМ пам'яті може мати двомірну, тривимірну або проміжну структуру. Якщо ЗМ організований у вигляді двомірної структури, то вона називається 2D, 3D, 2,5 D відповідно.

Найбільш широко в ЗУ використовується 2D і 3D. У сучасних ЕОМ в якості елементів ЗМ використовується схеми на напівпровідникових транзисторах.

У ЗМ зі структурою 2D представляє собою плоску матрицю, рядки якої утворюються розрядними, а стовпці адресними лініями (див.рис.).

У відповідності з кодом адреси, що надійшов на дешифратор, формується сигнал вибірки осередки у ЗМ.

Зчитування інформації здійснюється за розрядним лініях через підсилювачі зчитування УсСч, запис - по розрядним лініях через УСЗ. Управління записом і зчитуванням здійснюється за допомогою сигналів запис і зчитування.

У сучасних ЕОМ використовуються ЗЕ, які допускають об'єднання вхідних і вихідних розрядних ліній. Такі структури називаються структурними 2D-M.

14. Запам'ятовує елемент динамічних ЗУ (схема, робота)

В якості ЗЕ використовуються схеми на МОП транзисторах, зберігання інформації, в яких здійснюється за рахунок заряду конденсатора. Якщо конденсатор заряджений у ЗЕ записана одиниця, і навпаки.

Для роботи таких ЗУ потрібно періодична підзарядки конденсаторів, інакше інформація буде втрачена. З цієї причини ЗУ такого типу називаються динамічними, а пам'ять DRAM. Процес відновлення інформації в DRAM здійснюється шляхом розряду конденсатора, при цьому вміст рядка ЗМ записується в буфер, реалізованих на статичних тригерах, з якого лічена інформація передається на вихідну інформаційну шину. Після зчитування вміст буфера знову переписується в рядок ЗМ, з якої воно було вибрано.

Схема запам'ятовуючого елемента в DRAM показана на рис. :

Для зберігання інформації в цьому ЗЕ використовується вхідна ємність L МОП транзистора VT3. Якщо ця ємність заряджена в цьому ЗЕ логічна одиниця і навпаки. Паразитна ємність розрядженою лінії ij Су використовується в якості тимчасового джерела живлення при зчитуванні інформації з ЗЕ.

Зчитування інформації з ЗЕ здійснюється наступним чином: на затвор VT4 подається сигнал R високого рівня, який забезпечує відмикання VT4і підзаряд Су.

Потім на адресну лінію i надходить сигнал вибірки з дешифраторів, величина якого при зчитуванні така, що забезпечується відмикання VT2, але не може відкрити VT1. Якщо в ЗЕ конденсатор З заряджений (зберігається 1), то транзистор VT3 відкритий і Су розряджається через відкриті VT2 і VT3, фіксуючи на розрядної лінії j низький рівень напруги (логічного 0). Якщо С розряджений (в комірці 0), то VT3 закритий і розряд Су не відбувається, що забезпечує на j високий рівень напруги (свідчить про те, що в ЗЕ зберігається), тобто зчитування інформації з ЗЕ здійснюється в інверсно вигляді. Стан розрядної лінії j при зчитуванні записується у відповідний розряд буферного ЗУ, реалізованого на статичних тригерах, звідки потім передається пристрою, запросивши інформацію в ЗУ. Після зчитування інформації потрібне відновлення і в динамічному ЗЕ, для цього інформація перезаписується зі статичного буфера в клітинку DRAM, з якої вона була обрана.

При записі на інформації на адресну лінію i подається сигнал, рівень якого достатній для відмикання VT1. VT1 відкривається і підключається. Конденсатор С до розрядної лінії j, що забезпечує заряд конденсатора С до рівня напруги, що діє на цій лінії (якщо на j одиниця - З отримує заряд і навпаки).

Оскільки у розглянутих ЗУ потрібне заряджання конденсаторів, наступне зчитування інформації, після цього можливо тільки через певний проміжок часу, необхідний для перезарядки конденсатора. Цей проміжок часу займає 80% -90% від часу звернення до таких ЗУ. Тому DRAM володіє меншим швидкодією ніж SRAM. У сучасні комп'ютерах час звернення до DRAM - 60-100нc.

У адресних ЗУ із структурою 2D використовується мультиплексування адреси. Для цього код адреси розбивається на 2 частини.

код рядків

код стовпців

На початку до ЗУ передаються старші біти адреси (адреса рядка), які супроводжуються сигналом RAS. Після чого передаються молодші біти адреси, які супроводжуються сигналом CAS. Використання мультиплексування дозволяє зменшити кількість висновків БІС пам'яті. Крім того зручно для сторінкової організації пам'яті. Для збільшення швидкодії DRAM в сучасних комп'ютерах використовуються методи чергування адрес, сторінкової вибірки і пакетної вибірки.

Метод чергування адрес полягає в тому, що адресний простір розбивається на окремі частини (банки). Звернення до банків здійснюється почергово. При зчитуванні інформації з даного банку одночасно здійснюється регенерація інформації в інших банках. Це знижує вплив процесу перезарядки на швидкодію DRAM.

Метод сторінкового доступу полягає в тому, що якщо інформація зчитується з однією і тією ж сторінки, тобто старші біти адреси для всіх одиниць зчитується інформації однакові при зверненні до пам'яті сигнал RAS не використовується, а передаються лише молодші біти, супроводжувані сигналом CAS.

Метод пакетного доступу полягає у тому, що при кожному зверненні до пам'яті зчитується не одна одиниця інформації, а декілька, розташованих поруч.

15. Статичні ЗУ із структурою 3D (організація запам'ятовуючого масиву, функціонування)

У цьому ЗП для ЗЕ використовується не 1 адресна лінія, а 2, сигнали за якою пов'язані між собою кон'юнктивній. Значить, такий ЗЕ буде обраний у ЗМ, якщо на обох входах вибірки буде лог.1.

Дана пам'ять має 3х мірну структуру. У цьому ЗП для кожного розряду подвійного слова представляють собою плоску матрицю в рядках і стовпцях якої стоять елементи.

ЗУ такого типу отримали назв. ЗУ з двохадресна вибіркою. У них адреса розбивається на дві частини. Ст. біти адреси утворюють компоненту АХ, забезпечивши. вибірку рядки у ЗМ, мл. біти обр. кім. АУ, обесп. вибірку стовпця в ЗМ.

Структура запам'ятовуючого масиву для j-го біта слова (одна матриця) ЗУ виглядає наступним чином:

При читанні і запису інформації в матриці вибірка елементу здійснюється за допомогою 2х компонент адреси: Ах і Ау (молодший і старший біти адреси). Обраним виявляється ЗЕ для якого i '= i''= 1. При надходженні сигналу зчитування СЧ інформація з обраного ЗЕ через підсилювач зчитування УССЧ передається на j лінію схеми даних. При записі інформація за сигналом ЗП з jй лінії вхідний шини через підсилювач записи УСЗП заноситься в обраний ЗЕ.

Адреса, ісп. для вибірки, зберігається в регістрі адреси ДД1. З виходу цього регістра адресу розбивається на два компоненти, кіт. пост. на дешіф. рядки ДД2 і дешіф. стовпця матриці ДД3. Кожен ЗЕ пов'язаний двома входами вибірки CS1 і CS2 з дешіф. рядка і стовпця. Запис і зчитування інф. в ЗЕ осущ. через їх інф. висновки Р1 і Р2. Ці висновки пов'язані через усілітельзапісіДД5 і підсилювач зчитування ДД6. Відповідно з адресою, що зберігається в ДД1, осущ. вибірка одного ЗЕ в матриці. Під час запису або зчитуванні відкриваються соотв. підсилювачі і произв. запис або зчитування. Такі схеми мають сигнал стробування.

16. Запам'ятовує елемент статичних ЗУ (схема, робота)

Використовується для реалізації статичної пам'яті. в якості ЗЕ використовується статичні тригери на біполярних або польових транзисторах. Схеми на біполярних транзисторах мають високе енергоспоживання і велику вартість, проте обл. вис. швидкодією .. схеми на МОП тр-рах мають більш низьку швидкодію, обесп. більше вис. ступінь інтеграції та більш низьке енерго споживання.

Схема на малюнку

Робота схеми:

Відповідність лог 0 або 1 ЗЕ визначається тим, який мз тригерів VT1 або VT2 відкритий. Якщо відкрито 1, то 0, якщо другий - 1. В тригерах емітери 11, 21 - інформаційні, через них осущ запис і счит інф. Елементи 12, 13,22,23 - адресні, ісп для вибірки ЗЕ у ЗМ відповідно до сигналів на адресних лініях i 'i''у стан зберігання інформації струм відкритого транзистора замикається через адресні емітери на лініях вибірки i' i''у стані зберігання з вих УСЗП0 і УСЗП1 на інформаційні емітери листопада 1921 поступ напруга 1-1.5 В, кіт утримає еміттерние переходи в закритому стані. це необх для виключення відгалуження струму транзистора через інф емітер.

При вважаючи інф на вх УСЗП0 і УСЗП1 подається сигнал лог 0, закриває вихідні транзистори підсилювачів запису, потім подається сигнал вибірки i 'i'', що призводить до замикання адресних емітерів і відкриванню інформаційних. Струм відкритого емітера починає текти на вхід відповідного підсилювача зчитування, насичуючи вихід транз цього підсилювачі і забезпечуючи на його вих лог 0

Запис інформації:

На вхід соотв підсилювача подається лог 1 (якщо необх записати в клітинку 1, то подається на вхід УСЗП1, якщо 0 - УСЗП0). Сигнал лог 1 відкриває вих транзистор підсилювача запису і замикає соотв інф емітер на землю. Сигнал вибірки i '= i''= 1 при записі також замикаються еміттерние переходи 13 грудня 1922 23, а на інф емітері транзистора VT1 при записі лог 1 або транзистора VT2 при записі лог 0, утримає-ся рівень напруги 1-1.5 В. якщо у клітинці запису балка 1, тобто на виході УСЗП1 лог 0 при відкритому транзисторі VT2 в ЗЕ - 1, струм через емітер і відкритий вихідний транзистор УСЗП1 замикається на землю, і стан ЗЕ не змінюється. У тому випадку, якщо в ЗЕ лог 0, відкритий транзистор VT1, поява на вих УСЗП1 сигналу вибірки i '= i''= 1 призводить до відмикання транзистора VT2 і замиканню VT1. Транзистор відкривається, струм через інф емітер тече на землю і в комірці лог 1.

17. Масочний і одноразово програмовані ПЗУ

Програмуються безпосередньо в процесі виробництва. Для цього використовується фотоелектронна або рентгенівська літографія та спеціальні шаблони, звані масками.

Створюються масочний ПЗУ наступним чином:

На 1-му етапі використовуються всі шаблони-маски, к-ті дозволяють створити всі зв'язки між адресними і розрядними лініями ПЗУ. Це означає, що початково формуються всі елементи транзисторів (К, Б, Е), діодів (n-область, p-область), до-і виконують функцію ЗЕ, що пов'язують адресні і розрядні лінії.

На наступному етапі створення масочного ПЗУ один із шаблонів замінюють шаблоном, к-ий дозволяє прибрати окремі елементи у діодів або транзисторів, які перебували у зв'язках між адресними і розрядними лініями. ЗЕ масочний ПЗУ, реалізовані на біполярних і уніполярних транзисторах, показані на рис.

У випадку, якщо ЗЕ ПЗУ реалізовані на біполярних транзисторах (рис а), вибірка слова з ЗМ здійснюється за допомогою інверсного унітарного коду, що знімається з виходу діода. Це означає, що буде обрана та АЛ, к-ая підключена до виходу дешифратора, на к-ом 0. При цьому якщо транзистор має емітер, він відкривається і підключає розрядну лінію (РЛ) до землі. На РЛ формується U0. Якщо емітер у транзистора відсутня, на РЛ зберігається U1, що надходить від Uп, тобто на РЛ U1.

Програмування ППЗУ здійснюється шляхом усунення спеціальних перемичок, виконаних з ніхрому, полікремнію або титанату вольфраму, к-ті до складу ЗЕ цих ПЗУ. ЗЕ звичайно реалізується на біполярних або уніполярних транзисторах. Схема ЗЕ ППЗУ показ на рис.

Початково в ППЗУ з такими ЗЕ записані виконавчі слова, що містять одиниці у всіх розрядах. Для запису в якій-небудь ЗЕ логічного 0 необхідно усунути перемичку.

Програмування ППЗУ здійснюється за допомогою спеціальних пристроїв - програматорів, до складу к-их входить клавіатура, схема управління, буферні ЗУ і схеми формування сигналів.

Програмування ППЗУ даного типу полягає у короткочасному (1мс) підвищенні напруги живлення транзисторів до 12 В і пропусканні струму 20-30 мА через ЗЕ, для к-их перемички треба усунути.

18. Флеш пам'ять

Flash'ка: для запам'ятовування і стирання використовуються два фізеффекта.

для запам'ятовування: надбарьерная електронна еммісія.

для стирання: тунельний ефект (ефект Фаулера-Нордхейма)

Еммісія:

при Е> 0 викривляється бар'єр і для еммісіі електрону потрібна менша енергія => більше електронів перестрибують бар'єр.

тунельний ефект досягається при товщині бар'єру 100-1000А

При Uпор = 0 - утворюється n-канал в провіднику р-типу. У транзисторі з плаваючим затвором величина порогового напруги при якому транзюк відкривається залежить від наявності заряду на плаваючому затворі. Запам'ятовує Елемент flash-памятіможет складатися з одного або двох транзисторів. ЗЕ - плоска матриця (типу DRAM).

Схема на одному транзюке:

Uвиборкі = (Un1 + Un0) / 2

При записі U1 на АЛ - Uзап, а на РЛ - 1/2Uзап.

У транзисторі утворюється n-канал електрони з якого за рахунок різниці Uзс і за рахунок надбарьерной емісії «гарячих» електронів переходять на затвор.

При записі U0 на АЛ - + Uзап, а на РЛ - 0.

Не утворюється n-канал, емісії електронів немає.

Стирання: на АЛ --Uc на Uпіт - + Uc. Якщо в ПЗ є електрони, то вони тунельного в Uпит.

19. КЕШ - пам'ять, (загальна характеристика)

Кеш-пам'ять (SRAM) використовується для прискорення обміну інформацією між ВП ВМ, яка реалізована на DRAM, і швидкодіючим процесором.

Вона дозволяє знизити простої процесора, при зверненні до ОП і, тим самим, підвищити продуктивність ЕОМ.

Кеш-пам'ять реалізована на основі статичних тригерів SRAM, яка володіє високою швидкодією і допускає багаторазове зчитування без руйнування інформації.

Система Кеш-пам'ять:

Контролер Кеш-пам'яті призначений для управління ресурсами кеш-пам'яті і найбільш ефективного її використання.

При зверненні до пам'яті процесор виставляє на шину адреси адресу ВП, що цікавить його інформацією. Контролер Кеш-пам'яті перевіряє чи є така інформація в кеш-пам'яті, якщо є вона негайно передається процесору, якщо немає повертає кеш-пам'яті відмову.

При відмові контролер за адресою знаходимо інформацію у ВП і передає її в кеш. Після чого команда повторюється.

У тому випадку, якщо при зверненні до пам'яті необхідна інф-ція знаходиться в кеш говорять про кеш попаданні, якщо ні - про кеш промаху. Коефіцієнт попадання визначається як відношення числа влучень до загальної кількості звернень.

Коефіцієнт залежить від обсягу та організації кеш-пам'яті, від алгоритму пошуку інф-ції та особливості виконуваної програми.

При зверненні до ОП контролер кеш забезпечує передачу даних з ВП в кеш-пам'ять у вигляді блоків, які можуть мати довжину 2, 4, 8 і 16 біт. Ці блоки містять не тільки ту інформацію, яку процесор вимагає з пам'яті в даний момент часу, але й ін-цію, яка може знадобитися в подальшому. При зчитування ін-ції з ВП в кеш. Це може здійснюватися трьома шляхами.

З випередженням - у зчитувальний блоці міститься не тільки даний байт, але і байти з великими адресами, які можуть знадобитися в подальшому.

З відставанням у ВП зчитується попередній йому байт.

З випередженням і з відставанням.

Довжина блоку передається з ВП в кеш впливає на ефективність кеш-пам'яті. При невеликих розмірах блоку знижується коефіцієнт попадання. У сучасних ЕОМ використовується довжина слова 2 або 4. Зростає розрядність шини.

КЕШ - пам'ять має рядкову організацію. Одну й ту ж рядок Кеш можуть займати різні блоки даних. Для того, щоб знати, який блокданних займає в даний момент часу рядок Кеш, ісп. спец. код - ТЕГ, який розміщується на початку рядка. У залежності від того, яким обр. порівняно велика ВП відображається в в порівн. малої Кеш пам'яті розрізняють три типи архітектури Кеш: кеш з прямим відображенням, повністю асоціативні Кеш, наборно - асоціативна Кеш.

20. Кеш-пам'ять з прямим відображенням

Кожен рядок такий кеш однозначно визначається адресою виставляються процесором. На один рядок може претендувати два або більше блоків. Контролер кеш такого типу виділяє в адресі три групи біт.

Старша група біт утворює Тег, за яким вибирається лінія в кеш затребуваної інформації. Молодша група біт називається зсувом. Визначає положення байта всередині рядка. Проміжна група біт визначає номер рядка кеш.

Відповідно з адресою, одержуваних від процесора контролер кеш по зсуві визначає потрібну інформацію. Процесор за номером визначає рядок кеш-пам'яті і порівнює її Тег зі старшими бітами адреси. Якщо має місце збіг дані, починаючи з байта, номер якого визначається в рядку зміщенням пересилається процесору. Якщо Тег не збігається зі старшими бітами адреси відбувається звернення контролера кеш до ОП, з якої ін-ція передається в процесор.

Гідність - простота апаратної реалізації, фактично потрібно тільки апаратна частина дя порівняння тега рядки зі старшими бітами адреси.

Недолік - велика вірогідність конфліктів, які призводять до того, що якщо два або більш за блоки однаково часто використовуваних процесором претендують на одну і ту ж саму рядок кеш. Це знижує оперативність обміну між процесором і пам'яттю.

21. Повністю асоціативна і наборно асоціативна кеш-пам'ять

Ассоциат-я кеш-пам'ять. У цьому випадку інформація надійшла з процесора або переносима з ОП може розташується в будь-якому рядку кеш. Адреса розглядається контролером кеш, що складається з двох груп біт: молодші біти і зсув.

Відповідно з адресою виставленому процесором, контролер кеш здійснює паралельний асоціативний пошук у всіх рядках кеш. В якості асоціативного ознаки використовуються старші біти адреси, які порівнюються з тегами рядків.

Якщо в кеш є рядок, що задовольняє асоціативному ознакою, з того рядка процесору віддаються байти, почина яс номери, визначається зміщенням.

Перевагою асоціативної кеш є те, що інф-я може розташовуватися в будь-якому рядку. Недоліком є великі апаратні витрати для паралельного пошуку у всіх рядках кеш.

Набірний-асоціативна кеш-пам'ять. У цьому випадку всі рядки кеш поділяються на групи (набори). У представлених наборах здійснюється асоціативний пошук. А інф-ція про Нобору задається в коді адреси

У цьому випадку контролер кеш по мірі набору визначає групу рядків, в якій здійснюється паралельний асоціативний пошук, якщо требу-я ін-цмя є в наборі. У відповідності зі зміщенням здійснюється пересилання ін-ції з рядка в процесор.

У сучасних ЕОМ найбільш часто використовується кеш-пам'ять з двома та чотирма наборами.

22. Оновлення КЕШ - пам'яті

У системах з КЕШ - пам'яттю потрібно враховувати, що в ЕОМ зберігається одночасно дві копії інф. з однаковими адресами - одна в КЕШ, інша в ОП. При модифікації даних вони перш за все заносяться в КЕШ. Може виникнути ситуація, коли в КЕШ та ВП з одного й того ж адресою будуть зберігатися різні дані. Для недопущення ситуації, коли в процесі виконання програми можуть бути використані старі дані, що призведе до помилки, сущ. спец. способи оновлення КЕШ - пам'яті.

Системи з наскрізною записом - в цьому випадку модифіковані дані заносяться в КЕШ і відразу ж перезаписуються в ОП. Це виключає появу різних копій у ВП і КЕШ. Недоліком цього способу поновлення явл. часте обр. до ОП, що знижує продуктивність системи.

Система з наскрізною записом і буферизацією - у цьому випадку модифікацій. дані затримуються в КЕШ (спец. буфері перед записом їх у ВП). Це дає можливість відс. приступити до виконання слід. команди не чекаючи, поки дані будуть переписані з КЕШ в ОП. У цьому випадку збільшення произв. забезпечується, якщо при виконанні слід. команди має місце КЕШ - влучання. У даному випадку (як і в попередньому) модіфіц. дані, хранящ. в КЕШ можуть бути ісп. будь - яким пристрої вом ЕОМ тільки після перезапису їх в ОП. Зазвичай КЕШ має только1 буфер.

Повторна запис - у цьому випадку в тегу КЕШ - пам'яті ісп. додатковий біт зміни. Цей біт встановлюється в 1, якщо в даний рядок КЕШ занесені модифікацій. дані, кіт. ще не перезаписані в ОП. При зверненні до рядка КЕШ контролер кеш перевіряє біт зміни, якщо в ньому 1 перед занесенням до цього рядка нових даних контролер перезаписує їх у ВП, після цього записує нові, якщо біт зміни 0, в рядок кеш відразу ж записуються нові дані без перенесення рядка в ОП.

23. Призначення процесора і класифікація операцій

Процесор - це центральний пристрій ЕОМ, що здійснює обробку даних і управління цим процесом. Проц. декодує і виконує команди програми, організовує звернення до ОП, ініціює роботу периферійних пристроїв, приймає і обробляє запити переривань, що надходять від пристроїв ЕОМ та із зовнішнього середовища. Дія відс., Що задаються однією командою програми зв. машинної операцією. Операції поділяються: арифметико-логічні, зсуву, пересилання, керування, вводу-виводу, арифметичні, операції присвоєння знака, додаток перенесення, відрахування позички, додавання, віднімання, множення, ділення, логічні. операції заперечення, диз'юнкції, кон'юнкції, додавання за модулем 2 - М2., c двига.

Операції арифметичного зсуву, циклічного зсуву, логічного зсуву.

При виконанні цих опер. двійковий код зсувається в розрядній сітці вліво або вправо. Логічний зрушення - це такий зсув, коли звільняються при зсуві розряди заповнюються нулями, а розряди коду, що виходять за межі розрядної сітки губляться. При лот. зсуві зсуваються всі розряди коду. Арифметичний зсув - зсуваються всі цифрові біти числа за тими ж правилами, без зміни положення знакового біта. У випадку прямих кодів чисел і полож. чисел у будь-якому коді звільняються біти заповнюються 0. Циклічний зсув - в цьому випадку виходять за межі розрядної сітки розряди слова передаються в звільняються розряди.

Пересилання.

Забезпечує переміщення інф. між регістрами процесора, регістрами й осередками ВП, між осередками ОП. Діляться на пересильні операції типу регістр - регістр, регістр - пам'ять, пам'ять - пам'ять.

Управління.

Керують процесом виконання програми та станом процесора ЕОМ.

До операцій, керуючим процесом отн.: Операції безумовного і умовного переходу, виклику підпрограм, повернення з підпрограм. Операції безумовного переходу дозволяють змінити порядок виконання програми, умовного переходу - при виконанні деякої умови. Операції виклику підпрограми забезпечують запам'ятовування адреси повернення і передають управління за адресою, соотв. адресою першої команди підпрограми. Операції повернення з підпрограми забезпечує передачу управління за адресою, який був заповнений при виклику підпрограми.

Команди управління станом процесора дозволяють фіксувати ознаки результатів операцій, встановлюють пріоритети процесів, переводити процесор у режим очікування та режим обробки переривань. Стан процесора фіксується в регістрі прапорів за допомогою установки певних біт цього регістра в 0 або 1. Команди упр. процесором твердженням. впливати на окремі біти регістра прапорів. Так, наприклад, команди ознаки результатів твердженням. установку біта регістра прапорів Z в 1, якщо результат операції 0.

24. Формати команд процесора

ЕОМ здійснює автоматичну обробку інф., Використовуючи програмне керування. Програма - алг. рішення задачі, наданий у вигляді послідовності машинних команд. Маш. ком-а - двійковий код, який містить інформацію про тип виконуваної операції і адреси операндів, що беруть участь в операції. Команда складається з операційної і адресної частини:

Операц.часть

Адресна

Операційна частина містить код операції Коп, який вказує процесору, яка операція підлягає виконанню.

Адресна частина містить інф. про адреси операндів.

У загальному випадку обидві частини можуть складатися з ряду полів, які мають певне функціональне призначення. Форматом команди називається її структура, представлена ​​з нумерацією біт, меж полів із зазначенням їх функціонального призначення. У загальному випадку, адресна частина формату команди повинна містити поля, що дає інформацію про адресу операндів, адресу за яким розміщується результат і адреса наступної команди, яка підлягає виконанню. Такий формат називається чотирьох адресним і має вигляд:

Коп

А1

А2

А3

А4

А1, А2 - адреси операндів (для однооперандних команд є одне поле А1)

А3 - адреса, по якому розміщується результат виконуваної операції.

А4 - адреса наступної команди, яка підлягає виконанню.

Даний формат є надлишковим і не використовується в ЕОМ тому команди (ісп. команди переходів) виконуються в природному порядку проходження їх у програмі. Це дозволяє процесору автоматично обчислювати адреса наступної команди, додаючи до поточного адресою А, виконуваної команди, її довжину L байт.

Тому у форматах команд полі А4 не вказується Це призводить до трехадресной команді, що має формат:

Коп

А1

А2

А3

Трехадресние команди також не знайшли застосування в збрешемо. ЕОМ. Використовуються команди, які передбачають за замовчуванням розміщення результату операції на адресу одного з операндів, або результат розміщується у спеціально відведеному для цього регістрі процесора, званому акумулятором:

Коп

А1

А2

Операнди розміщуються за адресами А1, А2, а результат виконання операції заноситься за адресою першого операнда А1 при цьому значення операнда втрачається. Використання акумулятора дозволяє за замовчуванням розміщувати один з операндів в ньому і не вказувати адресу цього операнда в команді. У цьому випадку команда одноадресна і має формат

Коп

А1

Існують команди, які не містять адресної частини (безадресні команди), наприклад команди управління

Коп

Адресна частина команд, представлена ​​у наведених вище форматах, має схематичний характер в тому сенсі, що в цій частині команди можуть представлятися не безпосередньо адреси операндів, а певний код, що дозволяє визначити адресу. Конкретний біт адресної частини формату команди визначається спосовом адресації. У сучасних ЕОМ використовується кілька способів адресації.

25. Припущене, безпосередня, пряма, реєстрова і непряма адресація

Спосіб адресації - спосіб, який представляє порядок завдання адреси операнда в адресній частині команди. При розгляді способів адресації будемо розрізняти

Адресний код (Ак) - код вказується в адресній частині команди, який містить інформацію про адресу операнда.

Старанні адресу (Аі) - адреса клітинки ОП або регістра.

У загальному випадку Ак ¹ Аі.

1) Припущене адресація - у цьому випадку адреса операнда ніяк не вказується, але він мається на увазі. Приклад, можуть зазначатися адреси двох операндів і передбачається, що результат знаходиться в одному з цих операндів. Може бути вказаний один з операндів, а другий операнд мається на увазі, перший розташовується в спеціальному реєстрі - акумуляторі, туди ж заноситься результат операції.

2) Безпосередня адресація. У цьому випадку значення операнда вказується в адресній частині команди. Найбільш часто використовується при адресації константи, пишемо в операцію відразу її значення

3) Пряма адресація - в ​​цьому випадку в адресній частині команди вказується адреса комірки пам'яті Іа, при цьому Аі = Ак. Цей спосіб найбільш часто використовувався в ЕОМ першого і другого покоління. Недолік - із зростанням обсягу пам'яті пишуться довгі команди mov al, [10abf002h]

4) Реєстрова адресація. При реєстрової адресації в адресній частині вказується адреса регістра зберігає операнду - найбільш економічний спосіб адресації. При реєстрової адресації довжина адресної частини виходить коротко тому номер регістра є його адресою, займає довжину підлогу байти в разі sub cx, bx. При реєстрової адресації завдяки короткій довжині команд економиться пам'ять при розміщенні програми в ОП, крім того такі команди зменшують число звернень до ОП, що підвищує швидкодію.

5) Непряма адресація. У цьому випадку в команді визначається не адресу операнда, а адреса регістра або комірки пам'яті містить адресу операнда. Чи не адресація операнди, а адресація пам'яті.

Непряма адресація передбачає як мінімум 2 звернення до ОП, якщо адреса операнда зберігається в ОП. Допускається використання багатоступінчастої непрямої адресації. У цьому випадку в команді вказується адреса першого осередку і кратність адресації, а операнд розташовується в останній адресної осередку. У сучасних ЕОМ допускається 6 ¸ 8 кратного адресація, але як правило непряма адресація одноразово. У малих і мікро ЕОМ з короткою довжиною довжиною машинного слова, непряма адресація дозволяє оминути проблеми виникають при адресації комірок пам'яті, адреси яких мають велику довжину. У цьому випадку адреса комірки пам'яті записується в регістр. У команді зазначатися адреса регістра зберігає адресу операнда. add cz, [bx] або mov eax, [ecx] На наявність непрямої адресації в команді може зазначатися або код операції команди, або спеціальний біт відводиться в коді команди для вказівки на спосіб адресації. Якщо цей біт 1 - адресація непряма, інакше немає.

26. Відносна і індексна адресація

У цьому випадку адреса операнда задається щодо деякого базового адреси (Аб).

Для зберігання Аб виділяється спеціальн. регістр, який називається базовим регістром. Це може бути один з РОН.

Будемо надалі позначати такий регістр В, а його вміст (В); D-зміщення.

При відносній адресації в адресній частині команди вказується номер базового регістра і зміщення:

Принцип відносної адресації пояснюється схемою:

Схема, що пояснює формування Аі, показана на рис.:

При реалізації оптимальної адресації процесор за номером базового регістра В, що міститься в команді знаходить в РОН базовий регістр передає його вміст на суматор СМ, куди надходить також D. На виході суматора формується виконавча адреса Аі.

Виконання операції додавання вимагає певних витрат часу, тому в деяких випадках для підвищення швидкодії формування Аі здійснюється шляхом поєднання базового адреси В і зміщення D. У цьому випадку молодші біти В повинні містити нулі. Кількість нульових біт має дорівнювати довжині зсуву. Схема формування Аі має вигляд:

Одне з основних достоїнств відносної адресації можливість переміщення програми в ОП. Для цього достатньо змінити вміст базового регістра. При використанні цієї адресації в ассемблерних програмах адресу операнда представляється у вигляді запису регістр + зсув, який поміщається в [].

Sub AX, [EBX +8]

Індексна адресація.

Використовується при обробці масивів та організації циклів. Масив - упорядкована сукупність елементів однакового типу. Різні елементи масиву мають однакову довжину і розташовуються послідовно в ОП. Положення елементів усередині масиву задається за допомогою індексів. Для зберігання індексу при індексної адресації серед РОН виділяється індексний регістр. Значення Аі = (В) + (Х) + Р, де Х - індексний регістр, (Х) - його вміст.

Схема формування Аі наведена на рис.:

При виконанні команди за номерами базового та індексного регістрів, що містяться в команді, процесор звертається до відповідних регістрів, витягує їх вміст і передає на суматор, куди надходить також зміщення D. На виході суматора формується Аі елемента масиву. При індексної адресації одна й та ж команда без зміни окремих її частин може багаторазово виконуватися в циклі. При цьому автоматично відбувається зміна вмісту індексного регістра Х шляхом збільшення автоінкрімента на 1, або навпаки при кожному проходженні циклу. У ассемблерних командах ім'я Х вказується в []:

MOV AX, [EBХ] [EDX].

У сучасних 32 бітних мікропроцесорах допускається масштабування Х, якщо операнди є 32-бітовими. Але полягають у множенні вмісту Х на значення 2, 4, 8. Такий прийом зручний при організації обробки елементів масиву, що мають довжину 2, 4, 8 байт. У цьому випадку ассемблерних команда:

MOV AX, [EBХ] [EDX * 8], де [EDX * 8] індексний регістр.

28. Стекова адресація

Використовується при роботі з стекової пам'яттю і являє собою один з безадресних (маються на увазі) способів адресації. Це пов'язано з тим, що в стекової пам'яті запис і читання інформації здійснюється через одну і ту ж комірку пам'яті. Звану вершиною стека. Цей процес ілюструється наступною схемою:

При роботі зі стекової пам'яттю зазвичай використовують покажчик вершини стека, в якому зберігається адреса останньої, заповненої стекової пам'яттю осередки. При записі / читанні з стека вміст покажчика стека (УС) змінюється автоматично. При записі збільшується, при читанні зменшується, тому відпадає необхідність у командах вказувати адреси осередків стекової пам'яті. У командах, що використовують стекову пам'ять вказуються лише номери регістрів, або номери осередків ОП, у яких зберігаються операнди, що використовуються в операціях з стекової пам'яттю.

Операції з стекової пам'яттю широко використовуються в сучасних ЕОМ для організації роботи з підпрограмами.

29. Алгоритм роботи процесора. Робочий цикл процесора

1.вичісленіе адреси ком-ди

2.виборка ком-ди

3.декодірованіе ком-ди

4.вичісленіе адрес операндів

5.виборка операндів

6.ісполненіе операції

7.запісь результату

Для зберігання адреси ком-ди використовується вміст покажчика ком-ди IP (лічильник ком-д). При виконанні поточної ком-ди, адреса якої зберігається в програмному лічильнику ПС, процесор визначає довжину цієї ком-ди в байтах і додає до вмісту ПС, таким чином, вже на етапі виконання даної ком-ди процесор формує адреса наступної ком-ди. Такий порядок обчислення адреси ком-ди має місце при виконанні програми в природному порядку проходження ком-д. При наявності у програмі ком-д переходів в ПС завантажується адреса переходу, що міститься в цих ком-дах.

Вибірка здійснюється контролером шинного інтерфейсу за адресою, що зберігається в ПС. Обирану ком-ду контролер поміщає в чергу ком-д. У сучасних процесорах здійснюється не поком-дная вибірка, а вибірка ком-д у вигляді блоку довжиною в 16 байт, який може містити більше однієї ком-ди. Така вибірка називається випереджаючої. Блоки з ВП вибираються вирівняними, тобто їх молодший байт має адресу, що містить нулі в чотирьох молодших бітах. Випереджувальна вибірка ком-д поєднується з випереджаючим декодуванням.

Декодування ком-д ділиться на первинне і вторинне. При первинному декодуванні визначається тип ком-ди та її адресу. Знання типу ком-ди дозволяє спростити алгоритм обробки ком-д, так як ком-ди одного типу виконуються однаковим чином. Це дозволяє зменшити довжину адресного коду. Вторинне декодування здійснюється після обчислення адрес операндів і їх вибірки.

Виробляється тільки для адресних ком-д і залежить від типу адресації операндів в кому-де. Першим обчислюється адресу операнда-джерела, тобто такого операнда, яка не змінює свого значення в процесі виконання ком-ди. Другим обчислюється адресу операнда-приймача, тобто операнда, що змінює своє значення і на адресу якого розташовується результат виконання операції. Процес обчислення адрес операндів поєднується з вибіркою, тобто після обчислення адреси операнда-джерела, потім він вибирається з ОП, а потім обчислюється адресу приймача. На етапі обчислення адрес операндів використовується вміст базових, індексних і регістрів зсуву:

Aи = (B) + (I) + D, де D-зміщення, з використанням суматора контролера шинного інтерфейсу. Обчислений адресу міститься в регістр адреси РА.

У разі безадресних ком-д вибірка не проводиться. Ці ком-ди виконуються відразу ж після первинного декодування. У випадку ком-д пересилання вибірка операнда-приймача замінюється операцією запису операнда-джерела за адресою операнда-приймача. По відношенню до інтерфейсу процесора вибірка операндів зводиться до послідовності операцій: введення - пауза - висновок. Пауза необхідна для виконання операцій, що пропонується ком-дою.

Виконання операції здійснюється в залежності від типу операції, яка визначається ком-дою. У арифметико-логічних операціях УУ процесора виробляє послідовність сигналів для АЛП. Операнди підключаються до АЛП, результат записується за адресою операнда-приймача. У кому-де безумовного переходу адреса переходу, що міститься в кому-де, завантажується в ПС. У кому-дах умовного переходу заздалегідь перед завантаженням адреси, в ​​ПС аналізується умова. Якщо воно не виконується, вміст ПС зберігається, якщо виконується - в ​​ПС завантажується адреса переходу. Ком-ди управління є безадресними і виконуються після первинного декодування. Дії цих ком-д зводяться до зміни внутрішніх регістрів процесора, що містять керуючу інформацію. Ком-ди вводу / виводу забезпечують обмін інформацією між процесором і зовнішніми ПУ. Цей процес аналогічний операції пересилки інформації, тому для його реалізації використовуються ком-ди пересилання, в яких в якості операндів джерела і приймача використовуються регістри портів вводу / виводу та ПР. Цим регістрам присвоюються певні адреси з адресного простору ЕОМ.

30. Програмна модель процесора (регістри загального призначення і сегментні регістри)

Набір програмно доступних регістрів, наявних у складі процесора, визначає його програмну або реєстрову модель. Ці регістри визначають ті ресурси, які надаються користувачеві при програмуванні процесора. У розробці програмних моделей процесора існують 2 підходи:

У першому підході всі регістри вважаються універсальними, тобто можуть брати участь в одних і тих самих операціях.

У другому підході, характерному для МП Intel, регістри є спеціалізованими, тобто можуть брати участь у певних операціях, в яких за ними закріплюються спеціальні функції.

У програмну модель 32-бітових МП входить 31 регістр, які діляться на 16 регістрів прикладного програміста (для користувача регістри) і 15 системних регістрів.

Основні користувальницькі регістри:

Вони діляться на 8 регістрів РОН, 6 сегментних регістрів, на ПС-регістр і регістр прапорів. РОН має довжину 32 біта: (див. рис)

Перші 4 РОН допускають адресацію подвійних слів так звані розширені регістри EAX, EBX, EDX, ECX (32 біта). AX, BX, CX, DX (16 біт). Допускається адресація тільки молодшої половини регістрів (біти 0 - 15), а 16 - 31 біти не допускають адресації. У молодшій половині регістрів допускається адресація старшого і молодшого байтів:

AH BH DH CH (біти 8 - 15)

AL BL ​​DL CL (біти 0 - 7)

Така адресація перших 4 РОН дозволяє легко оперувати при програмуванні на асемблері байтами, словами і подвійними словами. Всі РОН можуть використовуватися в різних операціях, але існують операції, в яких ці ​​регістри виконують спеціальні функції. Звідси походить і назва регістрів:

EAX / AX / AL - регістр-акумулятор. Використовується в арифметичних і логічних операціях, операціях вводу / виводу та ін в операціях розподілу і множення в цих регістрах зберігаються ділене і множимое, в нього ж міститься результат. Причому використовується подразумеваемая адресація.

EBX / BX / BL - базовий регістр, використовується для зберігання базової адреси при відносній адресації операндів.

EDX / DX / DL - регістр даних, використовується для зберігання даних в арифметичних і логічних операціях, операціях пересилання і пр. В операціях вводу / виводу з використанням портів в цьому регістрі зберігається адреса порту введення / виводу.

ECX / CX / CL - регістр-лічильник циклічних операцій над ланцюжками біт, байт, слів і подвійних слів.

ESP / SP - використовується в стекових операціях. Ім'я цього регістра неявно покладається в операціях PUSH і POP, застосовується для зберігання адреси вершини стека в даному сегменті пам'яті.

EBP / BP - покажчик бази, використовується для вказівки базової адреси при строкових операціях.

ESI / SI - індекс джерела.

EDI / DI - індекс приймача. обидва ці регістру використовуються для зберігання індексів при виконанні ланцюговий операцій.

Сегментні регістри

Введені у зв'язку із сегментною організацією пам'яті. Сегмент - сукупність елементів пам'яті з послідовними адресами. У 32-бітових МП використовується 6 сегментних регістрів:

CS, SS, DS, ES, FS, GS (див. рис)

Сегментні регістри містять інформацію про поточні сегментах пам'яті, що використовуються при виконанні програми. У МП i8086 в них зберігається фізичний базова адреса сегмента. У МП починаючи з i80386 сегментні регістри адресують сегменти за допомогою дескрипторної таблиці, яка визначає базовий адресу сегмента, його розміри і права доступу, тобто ті програми та операції, які доступні для даного сегмента. У МП i8086 становив 64 Кб, а в сучасних 32-бітових МП пам'ять може містити тисячі сегментів довжиною по 4 Гб. Кожен сегментний регістр має наступне призначення:

1. регістр CS - сегмент коду, зберігає інформацію про сегменті пам'яті, в яких розташовується команда поточної виконуваної програми.

2. SS містить інформацію про сегменті пам'яті, використовуваної в типових операціях, тобто всі операції здійснюються через SS. Вершина стека для сегмента, що визначається SS адресує регістр ESP / SP.

3. DS - сегмент даних, визначає сегмент пам'яті, в якому зберігаються дані, що обробляються в поточній програмі.

4. ES, FS, BS - визначає додаткові сегменти пам'яті, доступні поточної виконуваної програми.

31. Програмна модель процесора (покажчик команд і регістр прапорів)

Регістр - покажчик команд EIP / IP (див рис)

Містить адресу поточної команди, що виконується процесором. До моменту завершення робочого циклу процесора тут формується адреса, що підлягає виконанню.

Регістр прапорів. EFLAGS / FLAGS

Прапорці управління: AC, VM, RF, DF, IF, TF.

Прапорці стану: NT, IOPL, OF, SF, ZF, AF, PF, CF.

Регістр прапорів містить 8 прапорів стану і 6 прапорів управління. Прапори стану визначають обчислювальні ситуації, які можуть виникати під час виконання програми, фіксує ознаки результатів при виконанні операцій і програм. Прапори управління дозволяють управляти роботою процесора.

CF - перенесення, 1, якщо перенесення з старшого біта.

PF - паритет, 1, якщо парне число одиниць.

AF - додатковий перенесення, використовується в операціях десяткової арифметики.

ZF - нуль, 1, якщо нуль.

SF - знак, 1, якщо негативний результат.

TF - прапор трасування, 1, якщо режим трасування.

IF - переривання, 1, якщо переривання дозволені.

DF - прапор напрямку.

OF - переповнення, 1, якщо переповнення.

IOPL - привілеї доступу.

NT - прапор вкладеності завдання, 1, якщо існує перемикання до іншої задачі.

RF - використовується при редагуванні програми.

VM - встановлює віртуальний режим процесора.

AC - вирівнювання даних в ОП.

32. Поняття про стан процесора. Слово стану процесора

У процесі виконання кожної команди відбувається зміна стану керуючих регістрів, вмісту регістрів, лічильників проце-ів. У цьому сенсі можна говорити про зміну стану процесора. Стан процесора в будь-який момент часу, має якось фіксуватися. Для того, щоб відновити виконання програми з тієї точки, з якої вона була перервана з будь-якої причини. У загальному випадку під станом процесора розуміється вміст всіх його керуючих тригерів, регістрів, лічильників, а також осередків ОП ЕОМ.

Слід зазначити, що не всі перелічені інф. елементи змінюються при виконанні програми. З точки зору фіксації стану процесора в будь-який заданий момент часу. Важливі ті інф. елементи, які мають найбільш важливі значення для керування обчислювальним процесом і змінюються найбільш часто при виконанні програми.

Сукупність таких елементів називається словом, або вектором стану процесора (програми) - СЗП. Для ЕОМ, реалізованих на основі мікропроцесора Intel ССП входить вміст програмного лічильника, або покажчика команд EIP; акумулятора EAX і регістру прапорців EFLAG.

Необхідно відзначити, що окремі пристрої мають своє слово стану програми.

33. Принципи організації системи переривань процесора

Переривання виконання програми виникають як реакція процесора на ситуації, що виникають всередині самої ЕОМ, і в зовнішньому середовищі при виконанні програми. Реакція полягає в тому, що процесор припиняє (перериває) виконання поточної прогр-и і переходить до вип-у спец-ої прогр-и, предназн-ої для цього випадку. Після завершення цієї прогр-и відбувається перехід до початкової прогр-е, вип-е к-ой було пріостан-о.

Прогр-а, вип-е к-ої призупиняється, зв переривається. Прогр-а, к-ая починає вип-ся після переривання поточної, зв перериваються. Переривання ініціалізується спец-ми сигналами, які надходять у процесор, зв запитами переривання. Схема процесу прерій-ия мож бути представлена ​​слід чином:

Запити прерій-ий можуть ініціал-ся ситуаціями, які виникають всередині ЕОМ: апаратні збої (аппар перерву-я), обчислювальні ситуації (ділення на 0, переповнення та ін), вимоги в / в периферії-их пристроїв.

Запити прерій-а з зовнішнього середовища можуть виникати від інших ЕОМ, з до-ми дана пов'язана в мережу, від аварійних датчиків, якщо ЕОМ працює АСУТП та ін

ЕОМ має набір аппар-их і прогр-их засобів для обробки прерій-ий, к-ий отримав назв-е системи прерій-ий процесора. Осн призначення сист-и прерій-ий сост з 2-х ф-цій:

- Запам'ятати стан перерваної прогр-и і перейти до вип-ю перерву-щей прогр-и

- Відновити стан перерву-ої прогр-и і повернутися до її вип-ю.

Для обробки прерій-ий процесор має спец входи INTR і NMI, а шинний інтерфейс процесора - спец шини, по к-им надходять запити прерій-ия. Після вип-я кожної команди процесор опитує стан шин запитів прерій-ий і якщо на них є сигнал запиту прерій-я, процесор переходить в режим обробки прерій-я. Для обробки прерій-ий важливе значення має ССП.

За запитом прерій-я процесор зберігає ССП перерваної прогр-и в стеку або у спец-ої осередку ВП, після чого з ВП витягується ССП перерву-щей прогр-и (прогр-и обробки прерій-ий) і воно завантажується в соотв-щие рег-ри. Після цього починається вип-е перерву-щей прогр-и. Для повернення від прерій-щей прогр-и до прерій-ою в системі команд проц-ра є спец команда IRET, по к-ої здійснюва-ся повернення до перерву-ої прогр-е. Ця команда ініціює следующ дії: з стека або осередку ВП витягується ССП перерву-ої прогр-и і завантажуються в соотв-щие рег-ри. Біт прерій-ий IF рег-ра прапорців скидається в 0 і осущ-ся прогр-е відновлення вмісту інших рег-ів, після чого происх продовження вип-я перерву-ої прогр-и з того місця, де вона була припинена.

При вип-ии прогр-и одночасно може виникати кілька запитів прерій-ий, к-ті одночасно надходять у процесор. Сущ певна система пріоритетів, визначає порядок обробки запитів прерій-ий. У тому випадку якщо прерій-я надходять з різних шинам прерій-ий, питання про порядок обробки запитів вирішує сам процесор. Якщо декілька запитів надходять по одній і тій же шині, їх обробку здійснює спец пристрої по - контролер прерій-ий, к-ий виконується у вигляді окремої МС або може входити до складу процесора.

Контролер прерій-ий може обробляти декілька прерій-ий. Вхідний інформацією для контролера прерій-ий явл код прерій-ия, к-ий знімається з шини прерій-ий. Кожен біт коду відповідає якому-небудь одному прерій-ю. Для того, щоб заборонити обробку будь-яких прерій-ий, использ маска. Маска - двійковий код, к-ий має ту ж розрядність, що і код прерій-ия. Якщо обробку будь-якого прерій-я потрібно заборонити, в соотв-щем бите маски встановлюється 0, якщо дозволити - 1.

Заборона того чи іншого прерій-я чи його дозвіл осущ-ся шляхом побітового логічного множення коду прерій-я та коду маски. Відповідно до рез-му множення коду прерій-а і маски контролер прерій-я формує вектор прерій-ий, к-ий використовується для пошуку в дескріптерной таблиці адреси ССП перерву-щей прогр-и в ОП. ССП витягується, завантажується і починається виконання перерву-щей прогр-и.

34. Контролер переривань

КП - пристрій, призначений для вирішення конфліктів між запитами переривань і формування вектора переривань. При формуванні запитів прерій-ий використовується код прерій-ий, к-ий у загальному випадку має вигляд: P = P1P2 ... P3, де Pi - сигнал, к-ий надходить по i-ої шині переривань Pi = {0,1}. Якщо має місце прерій-е з номером I, соотв-ний номером розряду коду прерій-я, то Pi = 1. Для управління запитами прерій-ий (ЗП) ісп код маски, к-ая має ту ж розрядність, що і код прерій-ия. Вона позвол маскувати прерій-я, встановлюючи в будь-якому біті 0. сигнал запитів прерій-ия явл вхідним для КП. M = M1M2 ... Mn. Сигнал запиту прерій-ий, явл-щийся вихідним для КП, формується як кон'юнкція коду прерій-ия і маски. Якщо в соотв-щем бите коду маски встановити 0, то це забороняє обробку прерій-ия з номером, соотв-щем номером біта в коді маски, в к-му 0.

Структ схема КП показ на рис.

РгЗП - рег запитів прерій-ий, ісп для зберігання коду ЗП. Будується на Д-тригерах, що мають можливість блокування.

СВЛ - схема виділення лівої одиниці. Перетворює код запиту прерій-ий в унітарний код шляхом залишення крайній лівій одиниці в коді ЗП.

ШП - шифратор пріоритетів. Перетворює унітарний код з виходу СВЛ в двійковий код вектора прерій-ий, к-ий исп-ся процесором для знаходження адреси осередку пам'яті дескрипторної таблиці, по к-ому в ВП зберігається ССП перерву-щей прогр-и.

СР - ​​схема порівняння. Порівняння коду вектора прерій-ий та коду, поступ-дається з РТС.

РТС - регістр технічного стану, до-ий зберігає код поточного стану (КТЗ).

ТЗП - тригер запитів прерій-ий. Реалізовано як Д-тригер з прямим динамічним управлінням та з кон'юнктивній записом по інформ-му входу Д.

ТБП - тригер блокування прерій-я. Реалізований як DRS-тг, запис інф-ії в к-ий може здійснюватися сигналом низького рівня на вході S, або синхронно при наявності на вході З перепаду з 1 в 0

35.Конвейерная обробка (КО)

КО позаоляет поєднати в часі окремі операції робочого циклу процесора і яв. Одним із способів організації паралельних процесів обч-них систем. Для КО робочий цикл процесора розбивається на окремі етапи кожен з яких виконується окремим автономним пристрої-вом у складі процесора ЕОМ. Поєднуючи в часі роботу цих пристроїв можна забезпечити підвищення продуктивності процесора. Основними етапами виконання команди в раб. Циклі процесора:

- Вибірка команди (ВК)

- Дешифрування --||-- (ДК)

- Вибірка операндів (ВО)

- Виконання команди (ІК)

Зазначені етапи виконуються послід. У часі

® [ВК] ® [ДК] ® [ВО] ® [ІК] ®

У випадку звичайного процесора в ньому в будь-який заданий момент часу обробляється тільки одна команда, для кіт. виконується послідовність етапів, представлена ​​вище. Після виконання донної команди це повторюється далі і т. д. Тимчасова діаграма виконуючи команди для звичайного процесора має вигляд: (див. рис.).

tпос = tвк + tдк + tво + tіс

4tT = tпос - тривалість такту (один етап виконується за один такт)

P = 1/tпос = 1/4tТ (операцій / с) продуктивність

КО дозволяє поєднати різні етапи коли одна команда вибирається, ін декодується, для 3-ої вибираються операнди, а четвертий виконується. Для реалізації такого порядку обробки в складі процесора є спец. пристрої, функціонування в часі до-их поєднується. Операційний пристрій виконує першу команду, реалізуючи етап ІК, пристрої під ВО забезпечує етап ВО для 2-ій команді, пристрої під декодування забезпечує етап ДК для 3-їй команди і пристрої під ВК забезпечує етап для 4-ій команді. У цьому випадку тимчасова діаграма виконання після-сті команд має вигляд: (див. рис.)

Як видно з тимчасової діаграми, починаючи з моменту t0 конвеєр повністю заповнений і в кожному наступному такті виконується одна команда програми. Це означає, що час виконання команди: tконв = tT, а pконв = 1/tT (1)

Видно, що pконв> pпост

Насправді продуктивність процесора при конвеєрної обробці не суворо визначається співвідношенням (1). Це пов'язано з простоями конвеєра, до-і виникають при виконанні команд умовного переходу і перериваннях. Найбільш негативний вплив на конвеєрну обробку надають команди умовних переходів, тому що процесор до отримання рез-та аналізу умови не може знати яку послідовність команд він повинен виконувати наступної. Для підвищення продуктивності конвеєра при виконанні команд умовних переходів сучас МП містять спец блоки розгалужень. К к-ті одноврем завантажуються обидві гілки, по к-им може піти процес при виконанні команди умовного переходу. У цьому випадку після отримання рез-та аналізу умови, процесор відразу ж може приступити до обробки гілки, тому що ці команди є вже в процесорі.

У 32 бітових МП Intel, починаючи з 386-пліч ВК осущ випереджальну вибірку, поміщаючи в чергу команд 16 байт (3-7 коінд).

Суперскалярні процесори (СП)

Сучасні МП яв суперскалярні.

Суперскалярной означає здатність процесора одночасно виконувати 2 і більше команд. Це забезпечується використанням процесора паралельних конвеєрів.

36. Мікропроцесор Pentium (загальна ха-ка, структура)

Об'єднує на одному кристалу 3100 тисяч транзисторів. Має тактову частоту 60МГц.

У Pentium вперше були використані 2 паралельних конвеєра і ряд нових архітектурних рішень, до-і дозволили збільшити продуктивність Pentium, так що вона ув в 2,6 рази.

Продуктивність Pentium 112 MIPS. Основними архітектурними рішеннями, що дозволили ув продуктивність Pentium в порівнянні з попередніми яв:

- Суперскалярна структура

- Використання роздільного кешування (тобто окреме зберігання команд і даних)

- Пророкування правильної адреси переходу

- Використання блоку обчислень з плаваючою точкою вбудованого процесора

- Використання зовнішньої 64-бітової шини даних.

Структура МП:

КПК - Кеш-пам'ять команд

ККД - Кеш пам'ять даних

БПАП - блок пророкування адреси переходів

БВУ - блок вибірки з попередженням

АЛП - цілочисельні АЛП для виконання операцій над адресами і цілочисельними даними в формі з фіксіроаной точкою

БР - блок регістрів, містить 64 бітові регістри, к-ті можуть використовуватися як буфер і для ін цілей

БВПТ - блок обчислень з плаваючою точкою

БШІ - блок шинного інтерфейсу

37. Мікропроцесор Pentium (організація конвеєра, кеш команд і даних, блок пророкування адреси переходів)

3. D2 - друге декодування (обчислення адрес операндів і їх вибірка)

4. ІК - виконання команди

5. ЗБ - запис у буфер результату

Етапи ВК і D1 в Pentium є загальними для обох конвеєрів. На цих етапах вибираються і декодуються по 2 команди, призначені для роботи в конвеєрах.

Структура конвеєрної обробки:

У Pentium використовується 2 конвеєри U і V.

V конвеєр має некіт. обмеження в порівнянні з U конвеєром. На етапі виконання команди перевіряються 2 слід. команди, що підлягають виконанню.

Якщо допускається їх одночасне виконання, то вони запускаються в U і V конвеєр.

Якщо допускається виконання тільки однієї команди, вона запускається в U конвеєр, V конвеєр при цьому простоює. На етапі повторного декодування D2 використовується цілочисельне АЛУ, кожен конвеєр має своє АЛП. АЛП виконує операції апаратного, без залучення мікропрограмного управління, шірокоіспользовавшегося в 16бітових процесорах і нижче, це підвищує продуктивність конвеєра.

Блоки КПК і ККД.

Ці блоки забезпечують роздільне кешування команд (КПК) і даних (КПД). Роздільне зберігання програм і даних в МП Pentium і в наступних поколіннях виключає конфлікти при одночасному зверненні по шині для читання або запису даних і команд. МП Pentium має вбудовану 8Кбайтную КПК і ККД.

КПК і ККД мають наборно-асоціативну структуру з довжиною рядка кеша 32 байти. ККД має окремі інтерфейси, кіт. дозволяють одночасно забезпечувати даними 2 команди, які виконуються в конвеєрі.

Блоки БВУ і БПАП.

БВУ використовується для передвибірки команд з КПК. Він складається з 4-ох незалежних буферів довжиною 32 байта. Для завантаження конвеєра здійснюється вибірка двох команд з КПК, для тимчасового зберігання кіт. використовуються 2 буфера БВУ. БВУ працює спільно з БПАП. БПАП відстежує команди, кіт. завантажуються в БВУ, якщо серед них не всречаются команд переходів, програма виконується в природному порядку проходження команд. У тому випадку, якщо з'являється команда переходу, БПАП пророкує адресу переходу. Практично це здійснюється слід. чином: якщо перехід передбачається, БПАП запам'ятовує команду переходу і її адресу і завантажує у вільний буфер БВУ гілку переходу, тобто послідовність команд, починаючи з команди, що зберігається за адресою переходу. У тому випадку, якщо перехід передбачений неправильно, конвеєр очищається, програма повертається до точки, з кіт. був викликаний неправильний перехід і продовжує виконуватися в природному порядку проходження команд. Для цього буде потрібно певний час, кіт. реалізується у вигляді так зв. штрафних циклів конвеєра. При неправильному пророкуванні переходу U - 3 штрафних циклу, V - 4 цикли.

38. Принципи динамічного виконання програм

Сучасні процесори реалізують динамічне виконання програм, яке базується на трьох компонентах: 1) пророкуванні адреси переходу, 2) аналізі потоку даних, 3) випереджаючому або позачерговому виконанні програми.

Передбачення адреси переходу. Механізм пр.а.п. грунтується на запам'ятовуванні адреси переходу та аналізі передісторії переходу, для чого процесор використовує БАП, в якому запам'ятовуються адреси переходів і спеціальні біти передісторії, які несуть інформацію про те, чи мав місце перехід з даними адресою раніше. Це дає процесору можливість, не чекаючи завершення аналізу виконання умови переходу, направляти в конвеєр команди, починаючи з адреси переходу. Це зменшує простий і підвищує продуктивність. Природно якщо перехід передбачений не правильно, то буде потрібно перевантаження конвеєра. Найбільш ефективне передбачення переходу виконується для циклів. Для сучасних процесорів ймовірність правильного передбачення - 0.9. БПАП містить БАП, який реалізований як асоціативна пам'ять. Кожна клітинка такої пам'яті здатна зберігати адресу переходу і біти передісторії. Коли команда умовного переходу по якому або адресою зустрічається вперше, адреса переходу заноситься в БАП і здійснюється установка певних бітів передісторії. Для кожної команди умовного переходу здійснюється порівняння адреси переходу, зазначеного в команді з вмістом клітинок БАП. Якщо виявляється, що перехід за такою адресою мав місце, то за певним алгоритмом аналізуються біти передісторії і передбачається чи не передбачається перехід. У мікропроцесорі Pentium Pro БАП містить 512 елементів пам'яті і використовує 4-х бітовий код передісторії, який дозволяє фіксувати до 4-х переходів.

Аналіз потоку даних і випереджальний виконання команд. У процесі виконання програми процесор аналізує зв'язку між командами і доступність операндів для команди. Відповідно до результату такого аналізу забезпечується напрям команд на виконання, якщо всі операнди виявляються доступними. Це дозволяє здійснювати неупорядковане виконання команд. Випереджаюче виконання команд дозволяє ефективно заповнювати конвеєр процесора, зменшити простій.

39. Мікропроцесор Pentium Pro (загальна ха-ка, структура)

Мікропроцесор інтегрує 5,5 млн. транзисторів, найслабший на частоті 150МГц має вторинну КЕШ 256кбайт і напруга живлення 3,1 В. Зниження напруги харчування в мікропроцесорі ПентіумПРО і наступних поколінь пов'язана з необхідністю зниження енерговиділення для забезпечення нормального теплового режиму процесора при зростання ступеня інтеграції і робочій частоті. Чим більше частота, тим більше втрат.

Новим архітектурним рішенням, використовуваним в мікропроцесорі ПентіумПРО є те, що він виконує програму, відмінну від її виконання в мікропроцесорах попередніх поколінь. ПентіумПРО розбиває програму на окремі фрагменти і виконує їх у найбільш оптимальної послідовності з точки зору забезпечення мінімуму витрат часу і ресурсів системи. Ця послідовність може істотно відрізнятися від послідовності послідовності команд у програмі. На заключному етапі спец.блокі мікропроцесора впорядковують результати в тому порядку, що вони відповідають порядку виконання програми.

Іншим новим архітектурним рішенням є використання КЕШ 2-го рівня і роздільних шин зв'язку. Одна шина зв'язку-системна і використовується для взаємодії мікропроцесора з ОП та зовнішніми пристроями, інша-використовується для обміну процесора з КЕШ 2-го рівня.

Обмін здійснюється паралельними 64-бітовими кодами. У мікропроцесорі ПентіумПРО використовується 3 паралельних конвеєра, які дозволяють виконувати до 3-х команд за 1 такт. На відміну від мікропроцесорів Пентиум (5 ступ.) Конвеєр мікропроцесора ПентіумПРО включають 14 ступенів. Одночасно в конвеєрі відбувається обробка 3-х команд, які в блоці декодування розбивають на найпростіші мікрооперації. Тобто одночасно в блоці декодування можуть видавати до 6 мікрооперацій.

Чи не впорядковане ядро процесора здійснює підключення мікрооперацій до виконавчих пристроїв (АЛУ для операцій з фіксованою точкою, блок виконання з плаваючою комою, блок ланцюга розгалуження тощо) і забезпечує виконання мікрооперацій найбільш оптимальним чином, причому порядок виконання мікрооперацій може відрізнятися від порядку, яке пропонується командами програм. На етапі виконання мікрооперацій може здійснюватися додаткова конвейеризация. Так конвейеризация може мати місце при виконанні арифметичних операцій,

операцій з плаваючою з плаваючою комою.

40. Блок впорядкованої обробки процесора Pentium Pro

Структура блоку:

БВДК - взаємодіє з кеш - пам'яттю команд через блок шинного інтерфейсу. На цьому етапі вибірки команд цей блок враховує пророкування адреси переходів які використовують буфер адреси переходу.

ДК - декодер, складається з 4-х автономно працюючих пристроїв трансліт. Команд у програмі у послід. мікрокоманд. ДК використовує два блоки простої обробки які використовуються для обробки команд транслюються в одну мікрокоманду. Блок складної обробки використовується для декодування складних команд які транслюються в кілька мікрокоманд (до 4-х) якщо команда транслюється в більше число мікрокоманд додатково використовується блок впорядкування мікрокоманд. У будь-який момент часу працюють три блоки обробки, які наповнюють командами три паралельно працюють конвеєра.

ТПР - таблиця псевдонімів регістрів призначена для реалізації віртуальних регістрів предназначиннних для реалізації віртуальної багатозадачності.

На цьому етапі вибірки команд БВДК витягує з КПК з урахуванням передбачення адреси переходу, для чого використовується БАП, блок команд довгою 64байта. Потім використовуючи покажчик поточної команди вибирає з 64-б. блоку 16-і байтовий блок команд який вирівнюється і пересилається в ДК. Вибірка 64-б., А не 16 потрібних для ДК визначається тим, що довжина рядка кеш 32б. і щоб не робити додаткового звернення до пам'яті якщо 16-б. блок знаходиться в двох сусідніх рядках кеш. 16-б. блок надійшов у ДК обробляє трьома раніше згаданими блоками в результаті чого за один такт може генеріроватся до шести мікрокоманд.

ТПР здійснює перетворення логічних адрес регістрів в физич. адр. регістрів в БРР. Необхідність використання БРР і ТПР пов'язано з тим що ко-під регістрів опред. прогр. Моделлю в процесорі intel, недостатньо для організації дінміческого виконання програм. Після завершення етапу впорядкованої обробки програми, мікрокоманд пересилаються в БДК і БВПК, де також фіксується код статусу команд.

41. Блок обробки зі зміною послідовності процесора Pentium Pro

Цей блок представляє неупорядковане ядро в процесорі Pentium Pro.

ВДК - блок диспетчер команд, в якому мікрокоманд чекають своєї очеді на виконання. Є три типи виконуваних пристроїв (блоки невпорядкованою обробки).

БОЗ - блок операції з пам'яттю, який містить буфер даних, блок генерації адр. запису, блок генерації адр. зчитування.

БЦО - блок цілочисельних операцій.

БОПЗ - блок операцій з плаваючою комою.

Використовувані блок складаються з ряду автономних модулів, які обеспеч. Паралельно роботу трьох конвеєрів процесора. Мікрокоманд перебувають у БДК спрямовані на виконання коли для них виявляються доступні всі операнди і вільні відповідні операц. блоки призначені для виконання цих команд. Якщо команда надійшла а БДК має всі необхідні операнди вона направляється на виконання. Результат виконання мікрокоманд пересилається іншим мікрокомандами для яких вони є операндами, а також фіксуються в БРР і в БВПК для подальшого відновлення послідовності команд. Для команд пересискі ісп. БОЗ, а також для исключ, порушень правил доступу до пам'яті - блок впорядкування обігу до пам'яті (БУОП).

42. Блок виводу і зовнішня шина процесора Pentium Pro

Блок виведення вкл. два осн. блоку:

Блок відновлення послідовності команд;

Блок реальних регістрів.

Основне призначення блоку - організувати правильний висновок рез-тов і видалення команд із конвеєра відповідно до програми виконуваної процесором. Блок відновлення послідовності команд складається з 40 елементів які можуть зберігати 254б. кожен.

Кожен такий елемент може фіксувати одну команду, два її операнда, рез-тат виконання, спец. код статусу команди. Біти цього коду несуть інформацію про те, чи виконується ця команда, чи доступні вве операнди для команди.

Відновлення порядку виведення результату і виконаних команд з конвеєра забезпечується тим, що елементи БВПК завантажуються командами певним образм, а саме так, як вони слідують у виконуваній програмі. На цьому етапі виведення рез-та аналізую. Статус команд зберігаються в БВПК і відповідно до нього формується черга команд на видалення з конвеєра і черга виведення рез-тов у відповідності з порядком проходження команд.

Шина процесора

При організації шини ісп. нове рішення. ісп. кеш L2 ємністю 256-512 кб. інтегр. непоср. в процесорі. Це знижує число звернень по шині ВП і тим самим підвищує продуктивність. Також як і в Pentium ісп. 64б. (8біт корекція помилок: всього 72). Шина адреси - 36біт. Зовнішня шина використовує концепцію транзакцій, суть якої закл. У тому що процесор може посилати ряд последоват. запитів по шині до пристроїв з'єднання. до неї, не чекаючи відповідей на ці запити. Коли відповідь буде підготовлений контролер пам'яті повідомить про це процесору і перешле відповідь.

43. Процесор Pentium 4 (загальна характеристика, нові архітектурні рішення)

Призначений для роботи з такими процесами: обробка графіки, потоків відео і звуку, мультимедіа. Виготовляється по 0.18 мкн технології, 1.3-1.6 ГГц, напруги живлення - 1.6 В. Використовуються архітектурні рішення, знайдені раніше. Роздільний КЕШ команд і даних, Суперскалярний, пророкування адреси переходу, динамічне виконання команд. Нововведенням є: 1) Велика глибина конвеєра - 20-тістадійний, 2) Унікальний алгоритм передбачення адреси переходу, 3) Використання спеціалізованого кешу. - Trace cash - він зберігає декодування команди, 3) Цілочисельне АЛП процесора PIV працює на вдвічі більшій частоті, ніж сам процесор, 5) Застосування розширеного набору команд для обробки потокових даних, 6) Нова системна шина з підвищеною частотою 400-800 MHz.

44. Структура і функціонування процесора Pentium 4

БШІ - блок шинного інтерфейсу, призначений для обміну процесора через системну шину з ВП і пристроями ВВ. Шина даних двунаправленная 64 біта, шина адреси 41 біт.

КЕШ L2 використовується для спільного зберігання команд і даних. Інтегрується в кристал процесора. Має набірну організацію з довжиною рядка КЕШ 128 байт і 8-ма областями асоціативності.

БТАД - блок трансляції адреси даних - прояв гарвардської структури, тобто поділ потоку команд і даних PIV починається після кеша L2, дані і команди по окремих каналах передаються в КЕШ L1 бітрейс КЕШ. Команди надходять на декодер (ДК) та здійснюється їх декодування, при цьому використовується блок трансляції адреси команд БТАК і блок трасування і передбачення галуження БТПВ. Команди в ДК перетворюються в послідовність мікрокоманд. Це нове архітектурне рішення, що відрізняє PIV від процесорів попередніх поколінь. Зберігання декодованих команд дозволяє заощадити час на процесі декодування, коли надходить команда програми, яка раніше виконувалася, наприклад, цикл. У цьому випадку БТПВ просто витягує з КЕШ послідовність мікрокоманд даної команди і направляє їх на подальшу обробку. КЕШ мікрокоманд може зберігати 12 тисяч мікрокоманд, тому якщо вона заповнювала КЕШ, то практично для кожної знову надходить команди можна знайти її закодований варіант. У тому випадку, якщо зустрічалася команда умовного переходу, БТПВ включає механізм передбачення переходу. БПАП в PIV містить БАР здатний запам'ятовувати понад 4000 переходів. Команди, що виходять з КЕШ надходять на БРасР (блок розподілу регістрів), де для них виділяються регістри, необхідні в блоках зарезервованих регістрів, операційні частини конвеєра процесора. Регістри по внутрішній шині даних ШД пов'язані з операційним пристроєм процесора. У PIV використовується в БРЗ 32 бітні регістри для операцій з плаваючою точкою, а також введені розширені 128 бітні регістри, які можуть одночасно зберігати по 2 операнда з плаваючою крапкою. Команди, що пройшли БРасР і отримали необхідні для їх виконання регістри, поміщаються в чергу на виконання. Динамічне виконання програми реалізується блоком розподілу команд (Браско), який аналізує потік мікрокоманд, визначає зв'язку між мікрокомандами, наявність у мікрокоманд операндів, і з урахуванням цих даних і наявності вільних виконавчих пристроїв направляє ці команди на виконання. У PIV чергу мікрокоманд розширена до 126. Обробка команд здійснюється автономно з паралельно працюючими арифметичними блоками, які включають 4-е АЛУ для операцій з фіксованою точкою. АЛП блок MMX, який призначений для обробки декількох цілочисельних операндів за допомогою однієї мікрокоманди. Для групової обробки з плаваючою комою використовується блок SSE, теж однією командою. Операнди для операційних блоків поставляються з БРЗ, або з кеша даних L1 і записуваних в неї формуються буфером формування адреси БФА. БФА при зверненні до пам'яті одночасно видає адреси двох операндів, один для завантаження операнда в БРЗ, інший - з БРЗ в пам'ять. Випереджаюче динамічне виконання команд, які не потребують операндів, дозволяє ефективно наповнити 20-ти стадійний конвеєр.

45. загальна характеристика і класифікація АЛП процесора

АЛП виконує основні операції обробки багаторозрядних кодів. До цих операцій належать операції двійкової арифметики над числами з фіксованою крапкою, а також над числами з плаваючою точкою, операції десяткової арифметики над двійково-десятковими числами, операції індексного арифметики, операції над цифровими полями, операції спеціальної арифметики, логічні операції. Основними вузлами АЛП є суматори, оскільки всі основні операції виконуються на суматора: додавання, віднімання (як складання у дод. Коді), множення (послідовність операцій додавання і зсуву), ділення (послідовність операцій віднімання і зсуву). Розрізняють АЛУ цілочисельні і для операцій над числами з плаваючою крапкою.

Цілочисельні АЛУ виконують арифметичні операції над числами в форматі з фікс. точкою як у знаковому форматі, так і в беззнакову, логічні операції, індексні, і деякі операції спеціальної арифметики.

АЛП - для операцій над числами у форматі з плаваючою точкою (ч.с.п.т.) виконують опер над ч.с.п.т. і деякі операції спеціальної арифметики.

46. Додавання і віднімання чисел у форматі з фіксованою точкою

При виконанні операцій додавання використовується додатковий код чисел, операція виконується спільно над знаковими і цифровими бітами числа. (Переводиться в додатковий код і складається в стовпчик)

Операція віднімання чисел з фіксованою точкою також реалізується в додатковому коді і зводиться до операції додавання, для чого від'ємник перетвориться в АЛП в додатковий код і складається з зменшуємо. (Переводимо вичитані в зворотний код, додаємо 1, і складаємо в стовпчик з зменшує)

47. Структура АЛП для додавання і віднімання чисел з фіксованою точкою

Функцію по перетворенню інформації в процесорі виконує АЛП.

АЛП виконує арифметичні і логічні операції багато розрядних двійкових кодів, звані операндами.

Сучасні ЕОМ у складі процесора містять цілочисельні АЛУ для операцій над цілими числами із знаком і без знаку (числа з фіксованою точкою), логічні операції, пристрої десяткової арифметики, пристрої виконання операцій з плаваючою крапкою.

Основним виконавчим вузлом АЛП ЕОМ є багато розрядний паралельний суматор. Це пов'язано з тим, що всю сукупність операцій у двійковій арифметиці можна звести до операцій додавання і зсуву.

Цілочисельні АЛП.

У грунті операндів таких АЛУ використовуються цілі двійкові числа, представлені у формі з фіксованою точкою у зворотному або додатковому коді. Всю сукупність арифм. операцій АЛУ виконує ісп. суматор, тому всі операції двійкової арифметики зводяться до виконання операцій додавання і зсуву. Для виконання операцій додавання і віднімання в целочісл. АЛП ісп. зворотний і додатк. коди. Операції виконан. над усіма цифровими розрядами числа, а також і над знаковим розрядом. АЛП має передбачати цикл. перенесення з знакового біта р-та, значення додається до мл. біту р-та, якщо ісп. зворотний код. Целоч. АЛП, вип. опер. складання у дод. коді циклічний перенос не ісп. При вип. операції додавання може виникати переповнення, кіт. має вчить. при роботі АЛП. Ознакою переповнення явл. різні значення переносу зі ст. цифрового біта числа і знакового біта числа, якщо різний перенесення, то переповнення.

При виконанні опер. віднімання в целоч. АЛП вона зводиться до опер. складання. Для чого від'ємник перет. АЛП у зворотний або доп. код і складів. З зменшується у дод. коді. Переповнення фіксується також.

Цілий. АЛП можуть виконувати і опер. над числами без знаку. У цьому випадку операнди завжди позитивні. Алу фіксує переповнення по наявності переносу зі старшого біта р-та. У разі віднімання переповнення не виникає, однак р-т може бути як полож., Так і отр. Ознакою полож. р-та явл. наявність переносу зі ст. біта р-та, якщо перенесення відсутній, то р-т негативний. За цими ознаками формується ознака полож. або отр. р-та.

Структура АЛП для складність. і обч. (Див. рис. 1)

РДА, РГВ - вхідні буферні n - розрядні регістри - суматори.

РгСМ - вихідний рег. суматора.

Рг 1 - вхідний рег. АЛП предусм. передачу його вмісту в РДА у прямому чи інверсному коді

ПР - комбінаційна схема для формування ознаки р-та.

Робота АЛП.

Дані в АЛП надходять по ШІвх у дод. коді з ОП або РОН процесора. Перший операнд командою ПрРгВ (при вирахуванні - зменшуване) заноситься в реєстр. РГВ. Другий операнд командою ПрРг1 (при вирахуванні - від'ємник) заноситься в реєстр. Рг1, звідки при виконанні складання командою ПрРгАП передається в прямому коді в РДА. При вирахуванні кім. ПрРгАІ передається в інверсно вигляді в РДА. Операнди з виходів РДА та РГВ надходять на суматор, де складаються, при обч. до р-ту прісум. 1. Р-т з вих. суматора командою ПрРгСМ записується в РгСМ і виставляється на ШІвих, звідки може бути переданий в РОН або ОП. При виконанні операцій додавання і віднімання АЛУ формує ознака р-та, для чого ісп. комбінаційна схема ПР. Ознака р-та формується у вигляді двох бітового коду соотв з 0 - 00, <0 - 01,> 0 - 10, переповнення - 11.

48. Алгоритм множення і структура АЛП для множення чисел з фіксованою точкою

Операція множення зводиться до виконання послідовних операцій додавання і зсуву. АЛП для множення n-розрядних чисел має передбачати 2n-розрядів для результату.

Оскільки в сомножителя старші біти - знакові, після виконання операції множення множимо на всі цифрові біти множника, цифра старшого біта твору буде розташовуватися в біті (2n-1). Для правильного розташування твори у розрядній сітці після виконання множення потрібен додатковий зрушення вправо на один побут, щоб розташовуватися в біті (2n-2). Може бути реалізовано в прямому і зворотному коді. Найбільш просто реалізувати, перетворивши співмножники до без знаковій формі.

У залежності від того, як здійснюється множення (починаючи з молодшою ​​/ старшої цифри множника; зі зсувом вправо / вліво суми часткових творів) існує 4 способи множення двійкових чисел.

Розглянемо алгоритм множення двійкових чисел з молодших цифр множника при нерухомому множимое і сума часткових творів зсувається вправо.

Алгоритм полягає в наступному:

Складаються за модулем 2 знакові біти співмножників (це дає знак результату);

Співмножники з додаткового коду перетворюються в беззнакову форму (в модуль числа);

Сума часткових творів встановлюється рівною нулю;

Аналізується (починаючи з молодшого розряду) поточна цифра множника. Якщо вона дорівнює 1, до суми часткових добутків додається множимое, якщо = 0 - нічого не додається, або додаються нулі.

Здійснюється зрушення суми часткових творів вправо на один біт

Пункти 4 та 5 повторюються до тих пір, поки не буде виконано множення на всі цифрові біти множника.

Результат зсувається на 1 біт вправо для правильного розташування твори у розрядній сітці

Беззнакових результат перетворюється на додатковий код з урахуванням знака твори, отриманого в пункті 1.

Структура АЛП для множення чисел

АЛП реалізує розглянутий вище алгоритм має наступну структуру

У структурі АЛУ не показані блоки забезпечують обчислення знака твори та перетворення співмножників з додаткового коду в беззнакову форму. Будемо припускати, що такі блоки є, так що співмножники по шині ШІВх приходять уже в беззнаковое формі. У схемі відсутні також ланцюги зчитування результату в ОП.

Множимое зберігається в регістрах Рг1 та РДА, множники - у Рг2 і Рг2 '; часткові твори - РГВ і РгСм.

СчЦ - лічильник циклів, зберігає кількість циклів множення, що виконуються в пунктах 4 і 5. ПРИНЦИП РОБОТИ

Робота починається із завантаження співмножників. За командою ПрРг1 множимое завантажується з ШІВх в Рг1, по команді ПрРг2 - множник завантажується в Рг2. У СчЦ командою СчЦ: = n-1 завантажується кількість циклів множення, а в РГВ по команді РГВ: = 0 початкове значення суми часткових творів. Аналізується молодший біт Рг2. Якщо він дорівнює 0, то в РДА заноситься 0 (РДА: = 0), якщо дорівнює 1 - з Рг1 в РДА передається множимое. Здійснюється зсув множника вправо на 1 біт (Рг2 ': = П (1) Рг2, Рг2: = Рг2'). У звільнену старший біт Рг2 'передається цифра молодшого розряду суми часткових творів з виходу суматора (Рг2' [n-1]: = СМ [0]). Потім здійснюється зрушення суми часткових творів вправо на один біт (РгСМ: = П (1) СМ). Після чого вміст РгСМ передається у вхідний регістр суматора РГВ (РГВ: = РгСМ). Після виконання цих операцій на вході суматора (вихід РГВ) виявляється зсунутий на один біт вправо часткове твір, а в молодшому біті Рг2 наступна цифра множника. Після цього ПР зменшує вміст лічильника циклів на 1 (СчЦ: = СчЦ-1). ПР аналізує вміст СчЦ, і якщо він не дорівнює 0 продовжує повторення циклу множення відповідно до операціями описаними вище. Якщо СчЦ = 0, множення завершено.

АЛП виконує додатковий зсув твори вправо на 1 біт для правильного розташування його у розрядній сітці (). Після виконання цих команд старші біти-розрядного твори опиняться в регістрі РГВ, а молодші в Рг2, звідки можуть бути лічені, перетворені в додатковий код і передані в ОП.

Розглянуте функціонування АЛП вимагає мікропрограмного управління, тобто пристрій керування для таких АЛУ повинно містити блоки мікропрограмного управління, в якому в ПЗУ зберігається мікропрограма складається з послідовності мікрокоманд забезпечують функціонування АЛП відповідно до розглянутим алгоритмом. Це знижує швидкодію, тому що вимагає досить великі витрати часу на дешифрацию команд і вироблення сигналу для пристроїв АЛП. Крім того реалізація алгоритму множення вимагає не менше () такту.

49. Апаратна реалізація множення чисел з фіксованою точкою

У сучасних ЕОМ для прискорення операції множення використовується її апаратна реалізація. В якості прикладу такої реалізації розглянемо матричний помножувач. Він дозволяє виконувати операцію множення за 1 такт і вимагає для реалізації суматор і логічні елементи.

Однобітовий операція множення збігається з логічною операцією кон'юнкції. І може бути реалізована за допомогою логічного елемента "І". Для побудови багаторозрядних умножителей (наприклад 4 - та 2-розрядних) потрібно 8 двухвходових логічних елементів "І" і 4-розрядний суматор.

Множення здійснюється за 1 такт.

50. Алгоритм розподілу і структура АЛП для ділення чисел з фіксованою точкою

Операція поділу в двійковій aрифм. зводиться до виконання операцій вирахуванню з діленого дільника та зсуву. Поточна цифра приватного визначається за знаком рез-та віднімання: 1 - якщо рез-т позитивний і 0-рез-т негативні. При виконанні вирахування нерухомими м. залишатися часткові залишки, а дільник зрушуватися вправо, або навпаки, але залишки зсув-ся вліво. Розподіл м. вироблятися як восстан-ем залишку, так і без восстан-я.

При реалізації АЛП для ділення чисел фиксир. точкою, для діленого виділяється 2n розрядів, для дільника і приватного n розрядів. Старший біт в операндах має 2n-1 цифрових розрядів, а дільник і приватне n-1. Для розміщення в розрядній сітці приватного операцій z = x / y, z <2n-1 для розміщення в розрядній сітці, тому цифра приватного, одержуваного пої першого вирахуванні д.б. = 0 (частіч. залишок негативні.). Перше віднімаючи-е дільника з діленого рассматр-ся як пробне. Операція поділу не вип-ся, якщо рез-т цього поділу позитивний.

Перед вип-ем операції справ-а, дільник располаг-ся відносить. діленого т.обр., що його молодший біт (0-ою) распол-ся по n-1 бітам діленого. Розглянути. алг. ділення чисел з фиксир. крапкою з восст-ем залишку нерухомим дільником ічастічн. Залишками, зрушується вліво. Алг. використовує модульну форму представлення операндів:

1. по mod 2 складів-ся знак. біти операндів. Рез-т дає знак приватного і залишку беруться модулі діленого і дільника

2. дільник і ділене передаються в АЛП т. обр., що на вході суматора молодш розряд дільника і n-1 розряд дільника (це м. осущ-ся зрушенням діленого вліво на 1 біт)

3. з діленого а надалі з част залишків, обч-ся дільник (практ-і це осущ. доповнить коду дільника). Активізується знак рез-ту: <0 - поточна цифра приватного 0;> 0 - 1.При віднімаючи-і модулів чисел про покладе різниці свидет наявність переносу зі старш біта рез-та, про негативні - відсутність такого перенесення.

4. При <0 (част залишку) виробниц-ся його восст-е шляхом додам-я прямого коду дільника.

5. Част залишок зсувається вліво на 1 біт.

6. Пункти 4,5,6 вип-ся поки не отримані всі цифри приватного.

Структура АЛП, що реалізують розглянутий алг, показана на рис:

Дільник розміщується в PгY.

У PгХ1 - старші розряди діленого, а в PгХ2 - молодші.

У структурі не показані ланцюга перелачі операндів в АЛУ і рез-та у ВП, а такжеустр-во, що перетворює операнди в модульну форму, рез-т у код, що використовується в ОП.

PгХ3 додатковий регістр, к-ий використовується для операції ділення.

Робота АЛУ починається з його початкової установки: У РгY передається модуль дільника; РгX1 старші біти модуля діленого; РгX2 - молодші біти модуля діленого.

51. особливості арифметичних операцій над числами з плаваючою точкою

Числа з плаваючою точкою мають в комп'ютерному вигляді особливе уявлення: у них мантиса і порядок зберігаються окремо, і операції над ними виконуються пороздільний. Тобто при додаванні чисел однакового порядку складаються тільки мантиси, а порядок залишається. При складанні чисел з різними порядками необхідно привести числа до подання з однаковим порядком. При множенні чисел з плаваючою точкою складаються порядки, а мантиси множаться. При розподілі віднімається порядок дільника з порядку діленого. Після виконання будь-якої операції над числами у форматі з плаваючою точкою необхідно нормалізувати результат - привести до виду, в якому в першому бите мантиси перебуває 1.