Лекція 3. Синхронні D- тригери
Синхронний D- тригер окрім інформаційного входу D має вхід синхронізації С, сигнали на якому управляють записом інформації в тригер.
Таблиця справжності і умовне графічне зображення синхронного D- тригера з прямим статичним керуванням наведені на рис. 1.
| Cn
|  | ||||||||||||
| а | б | ||||||||||||
| Рис. 1. Синхронний D- тригер з прямим статичним керуванням: а таблиця справжності; б умовне графічне зображення | |||||||||||||
Порівняння таблиці справжності синхронного D-тригера з таблицею справжності асинхронного DV- тригера показує, що при умові Cn = Vn вони співпадають. Тому для одержання логічного рівняння синхронного D- тригера в відповідному рівнянні асинхронного DV- тригера логічну змінну Vn треба замінити на Cn. Як наслідок одержимо: Qn+1 =
Qn + СnDn.З урахуванням Vn = Cn синхронний D- тригер з прямим статичним керуванням має таку ж саму схему в базисі ІНЕ, як і асинхронний DV-тригер.
Недоліком синхронних тригерів зі статичним керуванням, порівняно із тригерами з динамічним керуванням, є більша чутливість до перешкод. Тому до складу серій цифрових мікросхем звичайно входять синхронні D- тригери з динамічним керуванням. Існують різні реалізації таких тригерів. Розглянемо одну з них (рис. 2а), яка носить назву „схема трьох тригерів”. Особливістю цієї схеми є те, що для керування RS- тригером (елементи DD5, DD6), що являє собою бістабільну комірку, використовується пристрій керування побудований на двох RS- тригерах (елементи DD1, DD2 і DD3, DD4, звідціля назва „схема трьох тригерів ”). На рис. 2а власне схема синхронного D- тригера показана суцільними лініями, а пунктирні лінії показують можливість реалізації на основі такого тригера комбінованого DRS- тригера, про що мова піде далі.
Розглянемо з застосуванням часових діаграм, показаних на рис. 3, роботу синхронного D- тригера з динамічним керуванням, схема якого наведена на рис. 2а. Часові діаграми на рис. 3 для спрощення побудовані без урахування затримок логічних елементів.
Нехай спочатку тригер у нульовому стані Q = 0,
= 1, а на його входах сигнали D = 1, C = 0. Оскільки „0” є активним сигналом для елементів ІНЕ, на виходах логічних елементів DD2, DD3 сигнали 
= 1 і 
= 1, які утримують тригер DD5, DD6, а тому і сам D- тригер, у стані зберігання. Сигнали = 1 і D = 1 забезпечують на виході DD4 логічний нуль, тобто на вході 
RS- тригера на елементах DD1, DD2 сигнал низького рівня = 0, який є активним сигналом, що забезпечує на виході логічного елемента DD1 високий рівень напруги 
= 1.  |
| Рис. 2. Схема синхронного D- тригера з керуванням фронтом імпульсу (а) і умовне зображення комбінованого DRS- тригера (б) |
 |
| Рис. 3. Часові діаграми синхронного D-тригера з керуванням фронтом імпульсу реалізованого за схемою трьох тригерів |
В момент часу t1, коли на вході синхронізації з’являється логічна одиниця С=1, на входах RS- тригера на елементах DD1, DD2 виникає комбінація сигналів
= 0, С = 
= 1, яка встановлює його у одиничний стан, тобто = 1, = 0. Логічний нуль, що надходить з виходу DD2 на вхід DD3 утримує значення сигналу = 1. Тому на входах RS- тригера DD5, DD6 присутня комбінація сигналів 
= 0, = 1, яка перемикає D- тригер у момент часу t1 у стан логічної одиниці Q = 1, = 0. Таким чином, в момент часу t1 при перепаді сигналу на вході С від рівня напруги U0 до рівня U1 (
) тригер змінює свій стан відповідно з сигналом на інформаційному вході D = 1. Якщо тепер в момент часу t2 при С = 1 змінити сигнал на інформаційному вході на D = 0, це викличе появу на виході DD4 логічної „1”, тобто на входах RS- тригера на елементах DD1, DD2 з’явиться комбінація сигналів = 1, = 1 яка переведе цей тригер у стан зберігання інформації. Оскільки стан цього тригера = 1, = 0 остається незмінним, то не відбувається зміни сигналів = 0, = 1 на інформаційних входах RS- тригера на елементах DD5, DD6. Цей тригер, а тому і D- тригер остається у стані Q = 1, = 0. Зміна стану D- тригера не відбувається і в момент часу t3, коли сигнал на вході синхронізації змінюється на С = 0, тобто по перепаду напруги від U1 до U0 (
). Це обумовлено тим, що сигнал С = 0 встановлює на виходах DD2, DD3 логічні одиниці, тобто комбінацію сигналів = 1, = 1, яка переводить RS- тригер DD5, DD6, а тому і D- тригер, у стан зберігання інформації. Перемикання D- тригера при D = 0 у стан Q = 0, = 1 відбувається тільки у момент часу t4 по перепаду напруги на вході синхронізації С від U0 до U1 ( ). Дійсно в цьому випадку, коли С = 1 на всіх входах логічного елемента DD3 логічні „1”, що забезпечує = 0. На інформаційні входи RS- тригера на елементах DD5, DD6 надходить комбінація сигналів = 1, = 0, яка перемикає синхронний D-тригер у стан Q = 0, = 1.Таким чином, тригер, схема якого наведена на рис. 2а, перебуває у стані зберігання інформації при статичних рівнях напруги на вході синхронізації U0 (С = 0), U1 (С = 1) та перепаді напруги від U1 до U0 (
) і перемикається, коли на вхід С надходить перепад напруги від U0 до U1 ( ). Тому синхронний D- тригер, реалізований за схемою трьох тригерів, є тригером з прямим динамічним керуванням (керуванням фронтом імпульсу).З часових діаграм (рис. 3) випливає, що такий тригер у момент часу t1 по перепаду тактового сигналу С =
, який відповідає завершенню n- того такту і початку n+1- такту, запам’ятовує вхідний сигнал D у n- тому такті і зберігає цей стан до моменту часу t4, тобто на протязі всього n+1-такту. Іншими словами, D- тригер з динамічним керуванням затримує на один такт інформацію, яка існує на вході D. Тому D- тригер називають ще тригером „защіпкою” (англійською мовою latch). Логіка роботи такого тригеру описується таблицею перемикань, наведеною нижче.| Cn | Dn | Qn+1 |
| 0, 1, | | Qn |
| | 0 | 0 |
| | 1 | 1 |
Комбіновані DRS- тригери
Синхронні D- тригери з динамічним керуванням, які входять до складу серій інтегральних мікросхем, часто реалізують, як комбіновані DRS-тригери. Умовне зображення DRS- тригера на схемах електричних принципових показано на рис. 2б. Такі тригери поряд зі входами D і С мають входи
, (або прямі входи S, R), що показані на рис. 2а пунктирними лініями. Ці входи безпосередньо зв’язані з RS-тригером на елементах DD5, DD6, який фіксує вихідний стан D-тригера. Це дає можливість керувати станом D- тригера не тільки через входи D і С, але й через входи , , наприклад, здійснювати попередню установку D-тригера. Тому входи , у комбінованих DRS- тригерах називають входами попередньої установки.Входи попередньої установки, завдяки безпосередньому зв’язку з бістабільною коміркою, на якій побудовано тригерний пристрій, мають більш високий пріоритет ніж інші входи тригера, тому наявність на них керуючого сигналу визначає вихідний стан комбінованого тригера незалежно від сигналів, що діють на інших його входах.
Таблиця переходів комбінованого DRS- тригера з прямим динамічним керуванням (керуванням фронтом імпульсу) і інверсними входами попередньої установки показана на рис. 4.
| |||||||||||||||||||||||||||||||||||||||
| Рис. 4. Таблиця перемикань комбінованого DRS- тригера з керуванням фронтом імпульсу і інверсними входами попередньої установки |
Як випливає з таблиці переходів (рис. 4) такий тригер може працювати у трьох режимах: асинхронному, синхронному і режимі зберігання інформації. У асинхронному режимі, який має місце при наявності керуючого сигналу (в даному випадку логічного „0”) хоча б на одному зі входів попередньої установки
, , синхронний D- тригер перемикається згідно таблиці справжності асинхронного RS- тригера з інверсними входами не залежно від сигналів, які діють на входах C і D. Асинхронний режим використовують, наприклад, при побудові на основі комбінованих тригерів регістрів і лічильників для організації операції обнуління таких цифрових вузлів. Синхронний режим роботи комбінованого DRS- тригера має місце при відсутності на входах попередньої установки керуючого сигналу (в даному випадку при наявності на них сигналів логічної „1”). В цьому випадку при надходженні на вхід С фронту тактового сигналу
DRS- тригер перемикається згідно таблиці справжності асинхронного D- тригера.Режим зберігання інформації комбінованого DRS- тригера з інверсними входами попередньої установки реалізується при
= =1 і наявності на вході С статичних рівнів напруги логічного „0” та „1” або при надходженні на цей вхід зрізу тактового імпульсу .  |
| Рис. 5. Часові діаграми комбінованого DRS- тригера з керуванням фронтом імпульсу |
Побудову часових діаграм сигналів на виходах комбінованих тригерів починають, ураховуючи пріоритетність входів попередньої установки, з інтервалів часу, в яких на цих входах діють керуючі сигнали, тобто з асинхронного режиму роботи тригера. Для DRS- тригера з інверсними входами попередньої установки (таблиця на рис. 4) такими інтервалами часу є інтервали: t1 ≤ t ≤ t2, t3 ≤ t ≤ t4, t5 ≤ t ≤ t6 (рис. 5), в яких сигнал на входах
, має низький рівень напруги U0 (логічний „0”). Після побудови часових діаграм вихідного сигналу для інтервалів часу, що відповідають асинхронному режиму роботи DRS- тригера, їх будують для інтервалів часу, де тригер працює у синхронному режимі. Для цього на проміжках часу, що відповідають пасивним сигналам на входах попередньої установки (на рис. 5 високий рівень напруги U1 на входах , (логічна „1”)) виділяють моменти часу, які відповідають активному перепаду сигналу на вході синхронізації С (на рис. 5 перепад від U0 до U1 ( ), моменти часу позначені пунктиром). В ці моменти часу, згідно таблиці переходів для синхронного режиму роботи DRS-тригера, визначають рівень вихідного сигналу і продовжують його на весь наступний такт, якщо в ньому не з’являється активний сигнал на вході попередньої установки (рис. 5).Синхронні D- тригери з динамічним керуванням завдяки відсутності невизначеного стану і здатності сприймати інформацію по одному входу є універсальними тригерами, на базі яких будують такі вузли комп’ютерної електроніки, як регістри і лічильники. Синхронні D-тригери входять, як самостійні вироби, до складу серій мікросхем ТТЛШ і КМОНТЛ малого і середнього ступеня інтеграції. Прикладом комбінованого синхронного DRS- тригера керованого фронтом імпульсу, який реалізовано за схемою трьох тригерів (рис. 2а), є мікросхема КР1533ТМ2 (функціональний аналог мікросхема SN74ALS74А фірми Texas Instruments). Умовне зображення такої мікросхеми і нумерація її виводів показані на рис. 6а. До складу мікросхеми входять два D- тригера з прямим динамічним керуванням і інверсними входами попередньої установки. Логіка роботи мікросхеми описується таблицею переходів, яка наведена на рис. 4.
 |
| Рис. 6. Умовне графічне зображення мікросхеми КР1533ТМ2 з нумерацією виводів(а) і вигляд її корпусу (б) |
Мікросхема виконана у керамічному корпусі. Вигляд корпусу типу DIP цієї мікросхеми зі сторони маркування показано на рис. 6б. Відлік номерів виводів мікросхеми починається зліва від ключа проти часової стрілки. Такий порядок нумерації виводів мають всі мікросхем, виконані у корпусах типу DIP. Зазначимо, що у випадку, коли мікросхема виконана в пластмасовому корпусі, то ключем для відліку номерів її виводів є напівсферичне або циліндричне заглиблення на корпусі, зліва від якого розташований вивід з номером 1.