Бердянський університет бізнесу та менеджменту
Розрахунково-графічна робота
з дисципліни "Архітектура комп'ютерів"
Варіант № 25
Науковий керівник: Харіх А.Д.
Виконав: Короткий С.А.
Бердянськ 2010
Варіант № 25
C залишити схему контролера, що виконує по шині ISA комп'ютера IBM PC прийом байта даних (8-розрядне слово) з шини даних в порт введення-виведення за шістнадцятиричним адресою 1B і передачу цього слова по послідовній шині RS -232 зі швидкістю 102400 біт / сек з застосуванням дільника частоти генератора з коефіцієнтом 3. Контроль готовності порту реалізувати по 7 - го розряду регістра стану за адресою 1A. Описати алгоритм роботи всієї схеми в цілому і кожної мікросхеми окремо. Використовувати логічні мікросхеми, тригери, регістри, мультиплексори, лічильники, буферні шинні формувачі ТТЛ-серії К155, ТТЛШ-серії К555, біполярної серії К1102.
Опис функціонування схеми
Для проектованої схеми вхідними з боку локальної шини ISA є 8 розрядів шини адреси А0-А7, 8 розрядів шини даних D 0 - D 7, керуючі сигнали шини строб адреси ALE, запис в порт IO / W, читання порту IO / R, системний скидання Reset; з боку послідовного інтерфейсу готовність зовнішнього пристрою DSR. Вихідним на шину ISA є 7-й розряд шини даних D 3 (готовність контролера для прийому даних від мікропроцесорної системи); вихідним на послідовний інтерфейс є сигнал переданих даних від проектованого пристрою TXD.
При включенні комп'ютера і при виконанні команди скидання від мікропроцесорної системи подається сигнал Reset. Він через схему 2-І (D 17.2) приводить в початковий стан тригер готовності D 10, що відповідає логічній «1» на виведенні 06. У цей же стан тригер встановлюється після закінчення передачі даних в послідовний інтерфейс при переповненні лічильника переданих бітів D 9. На час передачі даних тригер готовності перебуває в стані «не готовий», що відповідає логічному «0» на виведенні 06 тригера. По заданому алгоритму роботи мікропроцесорна система повинна опитати готовність пристрою перед пересиланням чергового байта даних, при цьому необхідна готовність приймача DSR по послідовному інтерфейсу. Логіка складання реалізована на схемах D 15.6, D 17.3. Опитування 7-го розряду програма робить через шинний формувач D 2. При цьому на виведенні Т формувача, що визначає напрямок передачі даних, встановлюється логічна "1" за допомогою логічних схем D 15.2, D 15.3., D 15.4, D 17.1, D 19.1.
Тактовий генератор виконаний на схемах D16.1, D16.2 із зворотними зв'язками і кварцовому резонаторі ZQ 2457.6 КГц. Після перерахунку і розподілу на 3 (D14, D13, D16.4, D20.1) імпульси з заданою частотою 102400 Гц подаються на рахунковий вхід 05 лічильника бітів передачі D9. Виходи лічильника управляють адресними входами А0, А1, А2, А3 мультиплексора D8, підключаючи по черзі з заданою частотою інформаційні входи мультиплексора (D0 ... D15) до виходу 10 цього перетворювача коду з паралельного в послідовний. Для вироблення стартового біта посилки низьким рівнем вхід 06 заземлений. Для вироблення стопового біта посилки високим рівнем і тимчасового поділу посилаються байтів на входи 16 ... 20 подається логічна «1» через резистор 1.2 Кім. У послідовний інтерфейс дані передаються на лінію TXD через передавач D11.
Для запису чергового коду на шині ISA виставляється активний сигнал ALE (строб адреси), що проходить через формувач D3, який інвертується D15.3 і подається негативним рівнем на дозволяють входи дешифраторів D5, D6. Адреса, який треба дешифрировать, передається через формувач D1 і далі на дешифратори D5, D6. Сигнали I / OR, I / OW після проходження через формувач D3 інвертуються на DD 15.4, DD 15.3 відповідно. Якщо готовність підтверджена, то на шині виставляється сигнал I / OW і адреса записи 1В. Вони збираються на складанні D 17.1. Зібраний сигнал надходить на синхровхід 8 листопада-розрядного регістра D 7 і, Інвертуємо на DD 15.5, надходить на установчий вхід тригера D 10, встановлюючи його вихід 06 в «0». У цей же момент буфер D 2 відкривається сигналом із збірки D 18.4 і дозволяється передача даних зліва направо сигналом із збірки D 15.1, що надходять на вхід Т буфера. Тоді буферний шинний формувач D 2 відкритий, дані записуються в регістр, встановлюються на його виходах і підготовлені для перетворення та передачі.
Схема контролера послідовного інтерфейсу
Висновки
У даній розрахунково-графічної роботи було спроектовано пристрій для прийому 8-розрядного паралельного коду даних з мікропроцесорної системи по локальній комп'ютерній шині ISA та передачі таких даних у зовнішній пристрій по послідовному інтерфейсу із заданою швидкістю передачі і аналізом готовності.
У результаті даної роботи були отримані і закріплені практичні навички проектування апаратних контролерів на основі стандартних функціональних мікросхем середнього ступеня інтеграції.
Список літератури
Мікропроцесори і мікропроцесорні комплекти інтегральних мікросхем. Довідник. Том 1 і 2. Абрайтіс Б.Б., Авер'янов М.М., Білоус О.І. и др. - М.: Радіо і зв'язок, 1991. - 368с.
Мікропроцесори. Архітектура і проектування мікро-ЕОМ. Організація обчислювальних процесів. Під редакцією Л.М. Преснухін - М.: Висш.шк., 1986 р.
Мікропроцесори. К.Г. Самофалов, О.В. Вікторов, А.К. КУЗНЯК - К.: Техніка, 1986 р.
Технічні засоби мікропроцесорних систем. Дж. Коффрон - М.: Світ, 1983 р.
5. Електронні обчислювальні машини і системи. Б.М. Каган - М.: Енергія, 1991 р.
6. Цифрова схемотехніка. Є. Угрюмов - С. Пб: BHV, 2000 р.
7. Апаратні засоби РС. О. Колесніченко, І. Шишигин - С. Пб: BHV, 2000 р.