Міністерство освіти і науки Російської Федерації
Московський державний технічний університет ім. Н.Е. Баумана
Калузький філія
Факультет електроніки, інформатики та управління
Кафедра «Комп'ютерні системи та мережі»
Пояснювальна записка до курсової роботи з дисципліни
«Схемотехніка ЕОМ»
"Послідовний 16-ти розрядний суматор"
Калуга 2007
Технічне завдання
Розробити 16-ти розрядний послідовний суматор двійкових чисел з фіксованою комою. Забезпечити перетворення результату в код Грея і індикацію в десятковому коді. Передбачити кошти вбудованого контролю. В якості елементної бази вибрати серію з низькою споживаною потужністю.
Зміст
Введення
1. Теоретична частина
1.1 Класифікація існуючих суматорів
1.2 Послідовний суматор
1.3 Контроль роботи суматора
1.4 Перетворення коду
2. Елементна база
2.1 Вибір і обгрунтування елементної бази
2.2 Використані елементи
3. Схемотехнічне проектування
3.1 Блок опорних частот
3.2 Блок вибору числа
3.3 Блок введення числа
3.4 Блок виведення числа
3.5 Блок перетворень коду
3.6 Суматор
Висновок
Список літератури
Введення
В основу будь-якого арифметико-логічного пристрою ЕОМ входить суматор. Він виконує операції додавання і віднімання, причому операція віднімання в суматорі видається, як операція складання з негативним числом. Суматор використовується, як складова частина більш складних арифметико-логічних пристроїв.
Залежно від способу роботи суматори бувають паралельні і послідовні. У паралельному суматорі складання всіх розрядів відбувається практично одночасно, а у послідовному - по черзі від молодших розрядів до старших. Може здійснюватися складання чисел, як з фіксованою, так і з плаваючою комою.
Одна з важливих характеристик суматора - розрядність. Розряди поділяються на знакові і цифрові. Знакові розряди містять знак числа, цифрові вказана кількість, над яким виконується операція додавання.
Існують три основні коду подання чисел: прямий, зворотний і додаткові. При перекладі з одного коду в інший змінюються лише цифрові розряди. Знакові розряди залишаються постійними в будь-якому коді.
У даній роботі був спроектований послідовний 16-ти розрядний суматор (2 знакових розряду і 14 цифрових) з фіксованою комою. Суматор виконує додавання чисел у зворотному коді. У разі, якщо після складання знакові розряди відрізняються, фіксується переповнення. У процесі схемотехнічного проектування суматора були враховані такі особливості пристроїв послідовного, як подання синхросигналу та погодження часових затримок.
1. Теоретична частина
1.1 Класифікація існуючих суматорів
Суматор - це електронний вузол, призначений для виконання мікрооперації арифметичного додавання (підсумовування) двох чисел (слів). При додаванні двох чисел, представлених у вигляді двійкових кодів A (a 0, a 1, ... a n) і B (b 0, b 1, ... b n) утворюється сума S (s 0, s 1, ... s n). Значення ix розрядів утворюється відповідно до правила:
S i = a i + b i + p i -1; p i = 0 - при (a i + b i + p i -1) <q, S i = a i + b i + p i -1; p i = 1 - при (a i + b i + p i -1)> = q,
де: S i - сума в i-му розряді, p i -1 - перенесення з сусіднього молодшого розряду, q - основа системи числення.
Суматори класифікують:
- За прийнятою системі числення та кодування розрізняють: двійкові, двійково-десяткові, десяткові та ін;
- Залежно від кількості входів і виходів бувають: суматори за модулем 2, полусумматор і повні суматори;
- За способом організації процесу підсумовування однорозрядною підсумовує схеми: комбінаційного типу, накопичує типу й комбіновані;
- За способом організації ланцюгів переносу між розрядами: з послідовним, з паралельним, з груповим і з одночасним переносами;
- За способом обробки багаторозрядних чисел розрізняють: послідовні, паралельні і комбіновані.
Для складання багаторозрядних чисел суматор являє собою набір однорозрядних суматорів, що мають входи для доданків і переносу з молодшого розряду і виходи суми і перенесення в старший розряд.
1.2 Послідовний суматор
Суматор для послідовних операндів містить всього один однорозрядних суматор, обробний числа послідовно розряд за розрядом, починаючи з молодшого. Склавши молодші розряди (a 0 і b 0), однорозрядних суматор виробляє суму (s 0) для молодшого розряду результату і перенесення (c 0), який запам'ятовується на один такт.
У наступному такті складаються новоприйняті розряди доданків (a 1 і b 1) з перенесенням з молодшого розряду (з 0) і т.д. Умовна схема послідовного n-розрядного суматора (рис. 1), крім однорозрядного двійкового суматора, містить зсувні регістри доданків і суми, а також тригер, що запам'ятовує перенесення. Регістри і тригер тактується сигналом ТІ.
Рис. 1. Схема послідовного n-розрядного суматора.
1.3 Контроль роботи суматора
Для контролю роботи суматорів часто застосовують контроль по модулю два. Суть методу полягає в наступному:
нехай є два складаються числа (X і Y) та їх сума (S):
визначимо код парності суми:
замінимо
Позначивши контрольні коди парності літерами k s, k x, k y і k p:
Отримане тотожність і визначає сутність контролю суматора, контролю додавання двох чисел. Код парності суми дорівнює сумі по модулю два контрольних кодів доданків і контрольного коду переносу. Важливим висновком з отриманого контрольного співвідношення є необхідність формування та обліку контрольного коду переносу.
1.4 Перетворення коду
Перетворення двійкового числа в код Грея проводиться відповідно до табл. 1.
Таблиця 1
Аналіз таблиці показує, що код Грея можна інтерпретувати як двійкову систему числення з вагами розрядів, рівними
де: i = 1,2, ..., n. - Номери розрядів, вважаючи справа наліво;
j - кількість одиниць ліворуч відповідного розряду з номером i. Така інтерпретація дозволяє сформулювати правило перетворення будь-якого двійкового числа в код Грея:
1. найстарша значуща цифра (одиниця) числа в коді Грея збігається із самою старшою значущою цифрою цього ж числа в двійковому коді;
2. цифра в будь-якому іншому, більш молодшому розряді числа в коді Грея:
а) збігається з відповідною цифрою числа у двійковому коді, якщо зліва від даної цифри в коді Грея є парне кількість одиниць;
б) збігається з запереченням відповідної цифри в двійковому коді, якщо зліва від даної цифри в коді Грея є непарна кількість, одиниць; тобто:
Правила складання перетворювача двійкового коду в двійково-десятковий код: ваги розрядів вхідних сигналів всіх перетворювачів кодів повинні знаходиться у відношенні 1:2:4:8, так як кожен перетворювач кодів перетворює тільки один двійковий розряд в двійково-десятковий розряд (вага 8 змінюється на вага 5), то перетворювач двійкового коду в двійково-десятковий код має пірамідальну структуру; побудова продовжується до тих пір, поки не будуть отримані ваги
Частина схеми має 5 входів і 6 виходів і виконує функцію:
X, якщо 0 <X <4
X +3, якщо 5 <X <9
X +6, якщо 10 <X <14
Y = X +9, якщо 15 <X <19
X +12, якщо 20 <X <24
X +15, якщо 25 <X <29
X +18, якщо 30 <X <31
Інша частина схеми також може бути розбита на вузли.
2. Елементна база
2.1 Вибір і обгрунтування елементної бази
Через відсутність в серії К555 деяких ІС додатково були взяті елементи з наступних серій: К155, К514 і К1533.
2.2 Використані елементи
1. Логічний елемент НЕ (К555ЛН1 - 6 елементів в корпусі) УДО:
Таблиця істинності
2. Логічний елемент 2ИЛИ (К555ЛЛ1 - 4 елементи в корпусі) УДО:
Таблиця істинності
3. Логічний елемент 3ІЛІ-НЕ (К555ЛЕ4 - 3 елементи в корпусі) УДО:
Таблиця істинності
4. Логічний елемент 2И (К555ЛІ1 - 4 елементи в корпусі) УДО:
Таблиця істинності
5. Логічний елемент 3И (К555ЛІ3 - 3 елементи в корпусі) УДО:
Таблиця істинності
6. Буферний повторювач (КР1533ЛП16 - 6 елементів в корпусі) УДО:
Таблиця істинності
7. Логічний елемент ВИКЛЮЧАЄ АБО (К555ЛП5 - 4 елементи в корпусі) УДО:
Таблиця істинності
8. JK-тригер (КР1533ТВ15 - 2 елементи в корпусі) УДО:
При роботі в асинхронному режимі переклад тригера в одиничне і нульовий стану здійснюється по входах S і R відповідно. При синхронному управлінні, коли використовуються входи J і K, зміна станів відбувається по позитивному фронту тактового імпульсу на вході C. Вхід K є інверсним.
9. D-тригер (К555ТМ2 - 2 елементи в корпусі) УДО:
Тригер функціонує як у синхронному, так і в асинхронному режимах. В останньому випадку управління здійснюється по входах S і R. При роботі в синхронному режимі
10. Восьмирозрядний регістр зсуву з послідовним виходом (К555ІР10 - 1 елемент у корпусі) УДО:
Вхідна інформація, представлена в паралельному коді на входах D, записується в регістр асинхронно при
11. Восьмирозрядний регістр зсуву з паралельним виходом (К555ІР8 - 1 елемент у корпусі) УДО:
Запис і зрушення інформації здійснюються під дією позитивного фронту тактового імпульсу на вході C. На вході обнулення R в цьому режимі встановлює рівень логічної одиниці, а інформацію подають на кожній із входів D1, D2. Причому на вільному вході D фіксують рівень логічної одиниці. Асинхронне обнулення регістра здійснюється шляхом здачі рівня логічного нуля на вхід R.
12. Восьмирозрядний регістр з паралельними входом і паралельним виходом (К555ІР27 - 1 елемент у корпусі) УДО:
Введення даних відбувається синхронно, по позитивному фронту тактового імпульсу при
13. Чотирирозрядний асинхронний лічильник (К555ИЕ5 - 1 елемент у корпусі) УДО:
Містить два незалежних дільника: на два і на вісім. Для утворення дільника на шістнадцять вихід Q0 з'єднують із входом C2. Рахунок ведеться в натуральному двійковому коді. Рахунок іде за негативним фронтах сигналів C1 і C2. Асинхронне обнулення настає при R1 = R2 = 1.
14. Повний однорозрядних суматор (К555ІМ5 - 2 елементи в корпусі) УДО:
Виконує підсумовування однорозрядних чисел. Результат видається на виході S0 з утворенням перенесення на виході C1.
15. Двоканальний чотирирозрядний стробований мультиплексор (К555КП16 - 1 елемент у корпусі) УДО:
Функціонує відповідно до таблиці істинності
16. Перетворювач двійкового коду в двійково-десятковий (К155ПР7 - 1 елемент у корпусі) УДО:
ІС побудована на основі програмованого в процесі виробництва ПЗУ ємністю 256 біт. Одна структура дозволяє перетворювати шестіразрядний двійковий код в двухдекадний двійково-десятковий, з неповною другий декадою.
17. Дешифратор перетворювач з пам'яттю (514ІД4А - 1 елемент у корпусі) УДО:
Наявність внутрішньої реєстрової пам'яті дозволяє зберігати вхідну інформацію після зняття даних з входу DI. Фіксація даних відбувається при
3. Схемотехнічне проектування
3.1 Блок опорних частот
Оскільки складання відбувається послідовно, то сигнали треба зчитувати в певні проміжки часу. Для цього разом з інформаційним сигналом потрібно подавати сигнал «тактирующий». Обидва сигнали будуть йти на відповідні входи тригера, що забезпечить синхронну подачу інформації. Потрібно також вказувати яку дію виконувати в кожному такті в залежності від його номера, тобто 1-й, 2-й і так далі до шістнадцятого. Роль покажчика виконує 4-х розрядний двійковий лічильник: подаючи 4 вихідних сигналу лічильника на елемент «І» утворюються одиниці або нулі на виходах блоку опорних частот для відповідного номера такту в тому випадку, якщо тактовий сигнал подається синхронно з сигналами лічильника.
Блок опорних частот - функціональний блок, який падає 16 тактових сигналів синхронно з сигналами лічильника від 0 до 15. Фактично він є керуючим пристроєм суматора. Логіка роботи блоку опорних частот грунтується на елементі АБО-НЕ (DD2: 1). На один із входів елемента АБО-НЕ подається керуючий сигнал X, інший вхід з'єднується з виходом елемента. Для запуску лічильника на керуючі входи (C1, C2) подається 10. Причому імпульс 1 повинен трохи перевищувати затримку елемента АБО-НЕ. Тоді після подачі на вхід Х одиниці на виході АБО-НЕ встановиться нуль. До того часу як Х знову звернеться в нуль, вийде ситуація, коли обидва входи АБО-НЕ дорівнюють нулю, тоді на виході через певну затримку, складову підлогу такту, встановиться 1, а значить і на вході теж встановиться 1. Але раз на вході 1, тоді на виході знову через наступні пів такту встановиться 0. Для підвищення стійкості одиниці блоку опорних частот на виході АБО-НЕ встановлюється повторювач DD4: 1.
Тактирующий імпульс буде тривати до нескінченності, якщо не створити блокування. Для цього використовується третій вхід АБО-НЕ (DD2: 1). Як тільки виконається 14 рахунок, на третій вхід АБО-НЕ подається 1, і тактирующий сигнал блокується, D-тригер DD3: 2 не дозволить йому знову встановитися в 0. Оскільки лічильник має затримку, що перевищує один такт, то він встигне виконати також і 15-й рахунок.
У початковий момент часу поки на X ще не подалася 1, на виходах АБО-НЕ буде невизначений стан, виходи лічильника і тактирующий сигнал, теж мають невизначений стан. Для того щоб не пропустити випадковий сигнал на вихід блоку опорних частот, використовується серія елементів І (DD7: 2, DD7: 3, DD7: 4, DD8: 1), керованих D-тригером DD3: 1. Якщо імпульс X ще не подано - на виході D-тригера зберігається 0, і, отже, на виходах елементів І теж буде 0 незалежно від стану іншого входу цих елементів. Як тільки подається імпульс одиниці, через певну затримку на вхід І подається 1 і тоді на виході будуть значення сигналів, які вже встигли встановитися в певні стани. Разом з номером чергового такту (CN0, CN1, CN2, CN3) на вихід (CLK) блоку опорних частот виходить тактирующий сигнал для основних елементів послідовного суматора.
Вихід OE виведений на землю, сигнал A з'єднаний з прямим виходом тригера DD2: 2 (DD7: 1). У разі подання логічного нуля на вхід NX, тригер встановлюється в 0, і на виходи подаються сигнали DI00, DI10, DI20, DI30, якщо поданий імпульс PR, тригер встановлюється в 1 і на вихід подаються значення входів DI01, DI11, DI21, DI31.
3.3 Блок введення числа
Основною метою блоку введення є переведення числа подається паралельно в прямому коді в послідовну форму зворотного коду. Оскільки регістри DD22, DD23 (DD29, DD30) восьмирозрядних, а кожне число-операнд шестнадцатіразрядное, то для правильності вилучення числа з регістрів, використовується наступний метод: сигнали з обох регістрів подаються на один елемент АБО і організовується управління регістрами так, щоб перші 8 тактів подавався сигнал з виходу молодшого регістру, а сигнал з виходу старшого регістру залишався нульовим, другі 8 тактів подавався сигнал з виходу старшого регістру, а сигнал з виходу молодшого був би нуль.
Регістр має п'ять керуючих сигналів DR, L, R, C1, C2. У разі якщо сигнал DR дорівнює 0, то після зсуву регістр заповнюється нулями і після 8-ми тактів на виході завжди буде 0, тому DR встановлюється на обох регістрах в 0. Нульове значення сигналу С1 необхідно для, того щоб регістри могли реагувати на тактирующий сигнал, тому С1 = 0. Залишається тільки три сигнали керуючи, якими можна здійснювати процес завантаження числа.
- R - якщо сигнал 0, то на виході завжди 0.
- C2 - тактирующий сигнал, при подачі якого відбувається або зсув, або завантаження в залежності від стану L.
- L - якщо сигнал 0, то відбувається завантаження числа, якщо 1 - зрушення.
На вихід регістру подається молодший розряд, зсув відбувається, теж у бік молодшого розряду. Це дозволяє здійснювати подачу числа від молодших розрядів до старших.
Т. до сигнал спочатку треба завантажити, а тільки потім почати зрушувати, для обох регістрів, діє принцип, що 1 на L подається після подачі першого тактового сигналу, і до подачі другого. З першим тактом відбувається завантаження вересня регістр, з другого починається його зрушення.
З першими вісьмома тактами буде подаватися сигнал тільки з молодшого регістра, оскільки сигнал R старшого регістру встановитися в 1 тільки після 8-го такту. З другими вісьмома тактами буде подаватися тільки сигнал від найстаршого регістра, оскільки молодший регістр за рахунок нульового DR встигне до цього моменту повністю обнулитися.
Під час переведення з паралельної форми на послідовну, необхідно також перевести число з прямого коду в зворотний. Для цього потрібно інвертувати всі розряди крім двох старших - знакових. Але, оскільки, операцію інвертування окремих розрядів зробити досить складно, інвертуються всі розряди, а на два входи регістра, призначених для знакових розрядів числа, завжди подаються нулі. У разі якщо знакові розряди рівні 0, то на регістр подаються теж нулі, на виході виходить нуль, знакові розряди не змінилися. У разі якщо знакові розряди рівні 1, то в регістр подаються нулі, які потім інвертуються в 1, знакові розряди знову не змінилися.
При виникненні перенесення у другому циклі підсумовування на регістри буде подана сума. Очевидно, що навіть, якщо сума буде негативною інвертувати її не треба, оскільки вона і так вже знаходиться в зворотному коді. Для цього введено вхід INV дозволяє або забороняє інвертування.
3.5 Блок перетворень коду
Блок перетворень коду призначений для представлення результату послідовного підсумовування в коді Грея та формування керуючих сигналів для семисегментних індикаторів. 16-ти розрядне число надходить у цей блок у паралельній формі. Потім воно зберігається в два 8-ми розрядних регістра DD47 і DD48 з приходом керуючого сигналу C на відповідні входи регістрів. Сигнал C формується з імпульсного сигналу R (сигнал закінчення додавання), за допомогою схеми виділення переднього фронту, утвореної елементами DD26: 4, DD26: 5, DD26: 6, DD49: 1, DD49: 2 і DD26: 1. Для дозволу прийому даних на входи L регістрів подається рівень логічного нуля.
Перетворення 16-ти розрядного числа відбувається на 14 елементах ВИКЛЮЧАЄ АБО (DD41: 2 ... DD52: 3), при цьому знаковий розряд (SN) числа не бере участь у перетворенні.
У даному блоці вихідне число у двійковому коді також перетвориться в двійково-десятковий код за допомогою схеми, складеної з перетворювачів двійкового коду в двійково-десятковий (DD53, DD57 ... DD69). Двійково-десятковий код необхідний для формування керуючих сигналів семисегментних індикаторів. Дані сигнали формуються за допомогою дешифраторів DD54, DD55, DD56, DD70, DD71, що володіють власною пам'яттю. Пам'ять необхідна для збереження керуючих сигналів на виходах дешифраторів (тобто збереження індикації) до приходу наступної комбінації вхідних сигналів.
Дані в коді Грея та керуючі сигнали семисегментних індикаторів надходять на вихід блоку перетворень коду.
Наступний етап складання - аналіз останнього перенесення. Оскільки перенесення подавався на суму через D-тригер значення останнього перенесення збереглося на цьому тригері. Значення останнього перенесення і сигнал завершення операції додавання подається на елемент І (DD36: 1). У разі якщо складання завершилося і останній перенесення дорівнює 1, на виході цього елемента виходить 1 - ознака переносу. Ознака перенесення подається на блок вибору, повідомляючи, що в даному випадку будуть складатися не початкові операнди, а їх сума з одиницею. Після цього сигнал INV - дозвіл інверсії обнуляється, тобто навіть якщо сума буде негативною її не треба перетворити на зворотний код, оскільки вона і так вже знаходиться в зворотному коді. Заключний етап роботи ознаки перенесення - подача його на блок опорних частот і повторний запуск складання.
Про закінчення складання свідчить імпульсний сигнал R з блоку виводу і нульовою останній перенесення. У випадку якщо ці умови виконуються, результат перетвориться в прямий код і подається на вихід разом з ознакою переповнення і сигналом завершення операції додавання. До формування сигналу завершення всі сигнали на виході дорівнюють нулю. Результат складання надходить до блоку перетворень коду, на виході якого формуються код Грея і сигнали управління семисегментний індикаторами.
У схемі передбачений контроль за модулем два, що реалізований на тригерах DD72, DD73 і двох елементах ВИКЛЮЧАЄ АБО DD41: 2, DD41: 3.
Висновок
У результаті виконаної роботи був розроблений 16-ти розрядний послідовний суматор двійкових чисел з фіксованою комою. Суматор повністю відповідає вимогам, заданим в технічному завданні. У роботі були використані елементи ТТЛ логіки малопотужних серій. Розроблено засоби вбудованого контролю роботи суматора методом контролю за модулем два. Забезпечено перетворення результату підсумовування в код Грея і формування керуючих сигналів семисегментних індикаторів для відображення суми в десятковому поданні.
Список літератури
1. Аванесян Г.Р., Левшин В.П. Інтегральні мікросхеми ТТЛ, ТТЛШ: Довідник. - М.: Машинобудування, 1993. - 256 с.: Іл.
2. Пухальський Г.І., Новосельцева Т.Я. Проектування дискретних пристроїв на інтегральних мікросхемах: Довідник. - М.: Радіо і зв'язок, 1990. - 304 с.: Іл.
3. Угрюмов Є.П. Цифрова Схемотехніка: Учеб. посібник для вузів. - 2-е вид., Перераб. і доп. - СПб.: БХВ-Петербург, 2004. - 800 с.: Іл.
4. Файзулаев Б.М., Тарабрін Б.В. Застосування інтегральних мікросхем в електронній обчислювальній техніці: Довідник. - М.: Радіо і зв'язок, 1986.
5. Шило В.Л. Популярні цифрові мікросхеми: Довідник. - М.: Радіо і зв'язок, 1988.
Московський державний технічний університет ім. Н.Е. Баумана
Калузький філія
Факультет електроніки, інформатики та управління
Кафедра «Комп'ютерні системи та мережі»
Пояснювальна записка до курсової роботи з дисципліни
«Схемотехніка ЕОМ»
"Послідовний 16-ти розрядний суматор"
Калуга 2007
Технічне завдання
Розробити 16-ти розрядний послідовний суматор двійкових чисел з фіксованою комою. Забезпечити перетворення результату в код Грея і індикацію в десятковому коді. Передбачити кошти вбудованого контролю. В якості елементної бази вибрати серію з низькою споживаною потужністю.
Зміст
Введення
1. Теоретична частина
1.1 Класифікація існуючих суматорів
1.2 Послідовний суматор
1.3 Контроль роботи суматора
1.4 Перетворення коду
2. Елементна база
2.1 Вибір і обгрунтування елементної бази
2.2 Використані елементи
3. Схемотехнічне проектування
3.1 Блок опорних частот
3.2 Блок вибору числа
3.3 Блок введення числа
3.4 Блок виведення числа
3.5 Блок перетворень коду
3.6 Суматор
Висновок
Список літератури
Введення
В основу будь-якого арифметико-логічного пристрою ЕОМ входить суматор. Він виконує операції додавання і віднімання, причому операція віднімання в суматорі видається, як операція складання з негативним числом. Суматор використовується, як складова частина більш складних арифметико-логічних пристроїв.
Залежно від способу роботи суматори бувають паралельні і послідовні. У паралельному суматорі складання всіх розрядів відбувається практично одночасно, а у послідовному - по черзі від молодших розрядів до старших. Може здійснюватися складання чисел, як з фіксованою, так і з плаваючою комою.
Одна з важливих характеристик суматора - розрядність. Розряди поділяються на знакові і цифрові. Знакові розряди містять знак числа, цифрові вказана кількість, над яким виконується операція додавання.
Існують три основні коду подання чисел: прямий, зворотний і додаткові. При перекладі з одного коду в інший змінюються лише цифрові розряди. Знакові розряди залишаються постійними в будь-якому коді.
У даній роботі був спроектований послідовний 16-ти розрядний суматор (2 знакових розряду і 14 цифрових) з фіксованою комою. Суматор виконує додавання чисел у зворотному коді. У разі, якщо після складання знакові розряди відрізняються, фіксується переповнення. У процесі схемотехнічного проектування суматора були враховані такі особливості пристроїв послідовного, як подання синхросигналу та погодження часових затримок.
1. Теоретична частина
1.1 Класифікація існуючих суматорів
Суматор - це електронний вузол, призначений для виконання мікрооперації арифметичного додавання (підсумовування) двох чисел (слів). При додаванні двох чисел, представлених у вигляді двійкових кодів A (a 0, a 1, ... a n) і B (b 0, b 1, ... b n) утворюється сума S (s 0, s 1, ... s n). Значення ix розрядів утворюється відповідно до правила:
S i = a i + b i + p i -1; p i = 0 - при (a i + b i + p i -1) <q, S i = a i + b i + p i -1; p i = 1 - при (a i + b i + p i -1)> = q,
де: S i - сума в i-му розряді, p i -1 - перенесення з сусіднього молодшого розряду, q - основа системи числення.
Суматори класифікують:
- За прийнятою системі числення та кодування розрізняють: двійкові, двійково-десяткові, десяткові та ін;
- Залежно від кількості входів і виходів бувають: суматори за модулем 2, полусумматор і повні суматори;
- За способом організації процесу підсумовування однорозрядною підсумовує схеми: комбінаційного типу, накопичує типу й комбіновані;
- За способом організації ланцюгів переносу між розрядами: з послідовним, з паралельним, з груповим і з одночасним переносами;
- За способом обробки багаторозрядних чисел розрізняють: послідовні, паралельні і комбіновані.
Для складання багаторозрядних чисел суматор являє собою набір однорозрядних суматорів, що мають входи для доданків і переносу з молодшого розряду і виходи суми і перенесення в старший розряд.
1.2 Послідовний суматор
Суматор для послідовних операндів містить всього один однорозрядних суматор, обробний числа послідовно розряд за розрядом, починаючи з молодшого. Склавши молодші розряди (a 0 і b 0), однорозрядних суматор виробляє суму (s 0) для молодшого розряду результату і перенесення (c 0), який запам'ятовується на один такт.
У наступному такті складаються новоприйняті розряди доданків (a 1 і b 1) з перенесенням з молодшого розряду (з 0) і т.д. Умовна схема послідовного n-розрядного суматора (рис. 1), крім однорозрядного двійкового суматора, містить зсувні регістри доданків і суми, а також тригер, що запам'ятовує перенесення. Регістри і тригер тактується сигналом ТІ.
Рис. 1. Схема послідовного n-розрядного суматора.
1.3 Контроль роботи суматора
Для контролю роботи суматорів часто застосовують контроль по модулю два. Суть методу полягає в наступному:
нехай є два складаються числа (X і Y) та їх сума (S):
визначимо код парності суми:
замінимо
Позначивши контрольні коди парності літерами k s, k x, k y і k p:
Отримане тотожність і визначає сутність контролю суматора, контролю додавання двох чисел. Код парності суми дорівнює сумі по модулю два контрольних кодів доданків і контрольного коду переносу. Важливим висновком з отриманого контрольного співвідношення є необхідність формування та обліку контрольного коду переносу.
1.4 Перетворення коду
Перетворення двійкового числа в код Грея проводиться відповідно до табл. 1.
Таблиця 1
| Двійкові числа | Числа в коді Грея |
| 0 0 0 0 | 0 0 0 0 |
| 0 0 0 1 | 0 0 0 1 |
| 0 0 1 0 | 0 0 1 1 |
| 0 0 1 1 | 0 0 1 0 |
| 0 1 0 0 | 0 1 1 0 |
| 0 1 0 1 | 0 1 1 1 |
| 0 1 1 0 | 0 1 0 1 |
| 0 1 1 1 | 0 1 0 0 |
| 1 0 0 0 | 1 1 0 0 |
| 1 0 0 1 | 1 1 0 1 |
| 1 0 1 0 | 1 1 1 1 |
| 1 0 1 1 | 1 1 1 0 |
| 1 1 0 0 | 1 0 1 0 |
| 1 1 0 1 | 1 0 1 1 |
| 1 1 1 0 | 1 0 0 1 |
| 1 1 1 1 | 1 0 0 0 |
де: i = 1,2, ..., n. - Номери розрядів, вважаючи справа наліво;
j - кількість одиниць ліворуч відповідного розряду з номером i. Така інтерпретація дозволяє сформулювати правило перетворення будь-якого двійкового числа в код Грея:
1. найстарша значуща цифра (одиниця) числа в коді Грея збігається із самою старшою значущою цифрою цього ж числа в двійковому коді;
2. цифра в будь-якому іншому, більш молодшому розряді числа в коді Грея:
а) збігається з відповідною цифрою числа у двійковому коді, якщо зліва від даної цифри в коді Грея є парне кількість одиниць;
б) збігається з запереченням відповідної цифри в двійковому коді, якщо зліва від даної цифри в коді Грея є непарна кількість, одиниць; тобто:
Правила складання перетворювача двійкового коду в двійково-десятковий код: ваги розрядів вхідних сигналів всіх перетворювачів кодів повинні знаходиться у відношенні 1:2:4:8, так як кожен перетворювач кодів перетворює тільки один двійковий розряд в двійково-десятковий розряд (вага 8 змінюється на вага 5), то перетворювач двійкового коду в двійково-десятковий код має пірамідальну структуру; побудова продовжується до тих пір, поки не будуть отримані ваги
Частина схеми має 5 входів і 6 виходів і виконує функцію:
X +3, якщо 5 <X <9
X +6, якщо 10 <X <14
Y = X +9, якщо 15 <X <19
X +12, якщо 20 <X <24
X +15, якщо 25 <X <29
X +18, якщо 30 <X <31
Інша частина схеми також може бути розбита на вузли.
2. Елементна база
2.1 Вибір і обгрунтування елементної бази
В якості основної серії була обрана К555. Мікросхеми К555 представляють собою цифрові малопотужні схеми, виконані за біполярною технологією на основі транзисторних-транзисторної логіки з діодами Шотки (ТТЛШ). До складу цієї серії входить функціонально повний набір пристроїв цифрової обробки інформації, включаючи ЛЕ, арифметичні пристрої, тригери, лічильники, регістри зберігання і зсуву, шифратори, дешифратори, мультиплексори, магістральні елементи та ін Мікросхеми повністю сумісні з ІС К133, К155, КМ155 по логічним рівням, напрузі живлення, завадостійкості і при однаковому швидкодії споживають у 5 разів меншу потужність від джерела живлення на один базовий ЛЕ. Логічні рівні напруги складають не більше 0,4 В при струмі навантаження 8 мА для низького рівня і не менше 2,4 В - для високого рівня (для ряду мікросхем високий рівень напруги 2,5 В). Завадостійкість схем - не менше 0,3 В, навантажувальна здатність не менше 20 ІВ.
Конструктивно-технологічно ІС К555 виконані за планарно-епітаксійний технології з ізоляцією p - n переходами, мають уніфіковані корпуси, кількість висновків яких становить 14 .. 28.Через відсутність в серії К555 деяких ІС додатково були взяті елементи з наступних серій: К155, К514 і К1533.
2.2 Використані елементи
1. Логічний елемент НЕ (К555ЛН1 - 6 елементів в корпусі) УДО:
Таблиця істинності
| X | Y |
| 0 | 1 |
| 1 | 0 |
Таблиця істинності
| X1 | X2 | Y |
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
Таблиця істинності
| X1 | X2 | X3 | Y |
| 0 | 0 | 0 | 1 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 0 |
Таблиця істинності
| X1 | X2 | Y |
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 1 |
Таблиця істинності
| X1 | X2 | X3 | Y |
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 |
| 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
Таблиця істинності
| X | Y |
| 0 | 0 |
| 1 | 1 |
Таблиця істинності
| X1 | X2 | Y |
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
|
При роботі в асинхронному режимі переклад тригера в одиничне і нульовий стану здійснюється по входах S і R відповідно. При синхронному управлінні, коли використовуються входи J і K, зміна станів відбувається по позитивному фронту тактового імпульсу на вході C. Вхід K є інверсним.
9. D-тригер (К555ТМ2 - 2 елементи в корпусі) УДО:
|
Тригер функціонує як у синхронному, так і в асинхронному режимах. В останньому випадку управління здійснюється по входах S і R. При роботі в синхронному режимі
10. Восьмирозрядний регістр зсуву з послідовним виходом (К555ІР10 - 1 елемент у корпусі) УДО:
Вхідна інформація, представлена в паралельному коді на входах D, записується в регістр асинхронно при
11. Восьмирозрядний регістр зсуву з паралельним виходом (К555ІР8 - 1 елемент у корпусі) УДО:
Запис і зрушення інформації здійснюються під дією позитивного фронту тактового імпульсу на вході C. На вході обнулення R в цьому режимі встановлює рівень логічної одиниці, а інформацію подають на кожній із входів D1, D2. Причому на вільному вході D фіксують рівень логічної одиниці. Асинхронне обнулення регістра здійснюється шляхом здачі рівня логічного нуля на вхід R.
12. Восьмирозрядний регістр з паралельними входом і паралельним виходом (К555ІР27 - 1 елемент у корпусі) УДО:
Введення даних відбувається синхронно, по позитивному фронту тактового імпульсу при
13. Чотирирозрядний асинхронний лічильник (К555ИЕ5 - 1 елемент у корпусі) УДО:
Містить два незалежних дільника: на два і на вісім. Для утворення дільника на шістнадцять вихід Q0 з'єднують із входом C2. Рахунок ведеться в натуральному двійковому коді. Рахунок іде за негативним фронтах сигналів C1 і C2. Асинхронне обнулення настає при R1 = R2 = 1.
14. Повний однорозрядних суматор (К555ІМ5 - 2 елементи в корпусі) УДО:
Виконує підсумовування однорозрядних чисел. Результат видається на виході S0 з утворенням перенесення на виході C1.
15. Двоканальний чотирирозрядний стробований мультиплексор (К555КП16 - 1 елемент у корпусі) УДО:
Функціонує відповідно до таблиці істинності
| A | DO3 | DO2 | DO1 | DO0 | |
| x | 1 | 0 | 0 | 0 | 0 |
| 0 | 0 | DI30 | DI20 | DI10 | DI00 |
| 1 | 0 | DI31 | DI21 | DI11 | DI01 |
ІС побудована на основі програмованого в процесі виробництва ПЗУ ємністю 256 біт. Одна структура дозволяє перетворювати шестіразрядний двійковий код в двухдекадний двійково-десятковий, з неповною другий декадою.
17. Дешифратор перетворювач з пам'яттю (514ІД4А - 1 елемент у корпусі) УДО:
Наявність внутрішньої реєстрової пам'яті дозволяє зберігати вхідну інформацію після зняття даних з входу DI. Фіксація даних відбувається при
3. Схемотехнічне проектування
3.1 Блок опорних частот
Оскільки складання відбувається послідовно, то сигнали треба зчитувати в певні проміжки часу. Для цього разом з інформаційним сигналом потрібно подавати сигнал «тактирующий». Обидва сигнали будуть йти на відповідні входи тригера, що забезпечить синхронну подачу інформації. Потрібно також вказувати яку дію виконувати в кожному такті в залежності від його номера, тобто 1-й, 2-й і так далі до шістнадцятого. Роль покажчика виконує 4-х розрядний двійковий лічильник: подаючи 4 вихідних сигналу лічильника на елемент «І» утворюються одиниці або нулі на виходах блоку опорних частот для відповідного номера такту в тому випадку, якщо тактовий сигнал подається синхронно з сигналами лічильника.
Блок опорних частот - функціональний блок, який падає 16 тактових сигналів синхронно з сигналами лічильника від 0 до 15. Фактично він є керуючим пристроєм суматора. Логіка роботи блоку опорних частот грунтується на елементі АБО-НЕ (DD2: 1). На один із входів елемента АБО-НЕ подається керуючий сигнал X, інший вхід з'єднується з виходом елемента. Для запуску лічильника на керуючі входи (C1, C2) подається 10. Причому імпульс 1 повинен трохи перевищувати затримку елемента АБО-НЕ. Тоді після подачі на вхід Х одиниці на виході АБО-НЕ встановиться нуль. До того часу як Х знову звернеться в нуль, вийде ситуація, коли обидва входи АБО-НЕ дорівнюють нулю, тоді на виході через певну затримку, складову підлогу такту, встановиться 1, а значить і на вході теж встановиться 1. Але раз на вході 1, тоді на виході знову через наступні пів такту встановиться 0. Для підвищення стійкості одиниці блоку опорних частот на виході АБО-НЕ встановлюється повторювач DD4: 1.
Тактирующий імпульс буде тривати до нескінченності, якщо не створити блокування. Для цього використовується третій вхід АБО-НЕ (DD2: 1). Як тільки виконається 14 рахунок, на третій вхід АБО-НЕ подається 1, і тактирующий сигнал блокується, D-тригер DD3: 2 не дозволить йому знову встановитися в 0. Оскільки лічильник має затримку, що перевищує один такт, то він встигне виконати також і 15-й рахунок.
У початковий момент часу поки на X ще не подалася 1, на виходах АБО-НЕ буде невизначений стан, виходи лічильника і тактирующий сигнал, теж мають невизначений стан. Для того щоб не пропустити випадковий сигнал на вихід блоку опорних частот, використовується серія елементів І (DD7: 2, DD7: 3, DD7: 4, DD8: 1), керованих D-тригером DD3: 1. Якщо імпульс X ще не подано - на виході D-тригера зберігається 0, і, отже, на виходах елементів І теж буде 0 незалежно від стану іншого входу цих елементів. Як тільки подається імпульс одиниці, через певну затримку на вхід І подається 1 і тоді на виході будуть значення сигналів, які вже встигли встановитися в певні стани. Разом з номером чергового такту (CN0, CN1, CN2, CN3) на вихід (CLK) блоку опорних частот виходить тактирующий сигнал для основних елементів послідовного суматора.
3.2 Блок вибору числа
Блок вибору будується на селекторах-мультиплексорах DD3, DD4, DD5, DD6 (DD8, DD9, DD10, DD11), які містять два керуючих сигналу: A, OE. У разі якщо OE = 1, то на виходах мультиплексора завжди нуль, якщо OE = 0, то сигнали на виходах залежить від стану A. Якщо A = 0, то на виходи мультиплексора подаються сигнали DI00, DI10, DI20, DI30, якщо A = 1, то - DI01, DI11, DI21, DI31.Вихід OE виведений на землю, сигнал A з'єднаний з прямим виходом тригера DD2: 2 (DD7: 1). У разі подання логічного нуля на вхід NX, тригер встановлюється в 0, і на виходи подаються сигнали DI00, DI10, DI20, DI30, якщо поданий імпульс PR, тригер встановлюється в 1 і на вихід подаються значення входів DI01, DI11, DI21, DI31.
3.3 Блок введення числа
Основною метою блоку введення є переведення числа подається паралельно в прямому коді в послідовну форму зворотного коду. Оскільки регістри DD22, DD23 (DD29, DD30) восьмирозрядних, а кожне число-операнд шестнадцатіразрядное, то для правильності вилучення числа з регістрів, використовується наступний метод: сигнали з обох регістрів подаються на один елемент АБО і організовується управління регістрами так, щоб перші 8 тактів подавався сигнал з виходу молодшого регістру, а сигнал з виходу старшого регістру залишався нульовим, другі 8 тактів подавався сигнал з виходу старшого регістру, а сигнал з виходу молодшого був би нуль.
Регістр має п'ять керуючих сигналів DR, L, R, C1, C2. У разі якщо сигнал DR дорівнює 0, то після зсуву регістр заповнюється нулями і після 8-ми тактів на виході завжди буде 0, тому DR встановлюється на обох регістрах в 0. Нульове значення сигналу С1 необхідно для, того щоб регістри могли реагувати на тактирующий сигнал, тому С1 = 0. Залишається тільки три сигнали керуючи, якими можна здійснювати процес завантаження числа.
- R - якщо сигнал 0, то на виході завжди 0.
- C2 - тактирующий сигнал, при подачі якого відбувається або зсув, або завантаження в залежності від стану L.
- L - якщо сигнал 0, то відбувається завантаження числа, якщо 1 - зрушення.
На вихід регістру подається молодший розряд, зсув відбувається, теж у бік молодшого розряду. Це дозволяє здійснювати подачу числа від молодших розрядів до старших.
Т. до сигнал спочатку треба завантажити, а тільки потім почати зрушувати, для обох регістрів, діє принцип, що 1 на L подається після подачі першого тактового сигналу, і до подачі другого. З першим тактом відбувається завантаження вересня регістр, з другого починається його зрушення.
З першими вісьмома тактами буде подаватися сигнал тільки з молодшого регістра, оскільки сигнал R старшого регістру встановитися в 1 тільки після 8-го такту. З другими вісьмома тактами буде подаватися тільки сигнал від найстаршого регістра, оскільки молодший регістр за рахунок нульового DR встигне до цього моменту повністю обнулитися.
Під час переведення з паралельної форми на послідовну, необхідно також перевести число з прямого коду в зворотний. Для цього потрібно інвертувати всі розряди крім двох старших - знакових. Але, оскільки, операцію інвертування окремих розрядів зробити досить складно, інвертуються всі розряди, а на два входи регістра, призначених для знакових розрядів числа, завжди подаються нулі. У разі якщо знакові розряди рівні 0, то на регістр подаються теж нулі, на виході виходить нуль, знакові розряди не змінилися. У разі якщо знакові розряди рівні 1, то в регістр подаються нулі, які потім інвертуються в 1, знакові розряди знову не змінилися.
При виникненні перенесення у другому циклі підсумовування на регістри буде подана сума. Очевидно, що навіть, якщо сума буде негативною інвертувати її не треба, оскільки вона і так вже знаходиться в зворотному коді. Для цього введено вхід INV дозволяє або забороняє інвертування.
3.4 Блок виведення числа
Основне завдання блоку виводу перетворення числа з послідовної форми в паралельну. Регістри DD34, DD35 блоку виводу містять два інформаційні сигналу: D1, D2, і два керуючих: R, C. У разі якщо R = 0, то на виході завжди 0, тому на входи R обох регістрів подається логічна одиниця. У разі подання тактового сигналу на вхід C, значення на виходах регістра зсуваються у бік молодшого розряду, а в старший розряд додається значення інформаційних сигналів. Тактові сигнали подаються на регістри через елементи І DD28: 3, DD28: 4. У разі якщо на другий вхід І подається 1, то тактовий сигнал пропускається якщо 0, то тактовий сигнал дорівнює 0. Другий вхід елемента І для кожного регістру з'єднаний з відповідним JK-тригером DD33: 1, DD33: 2. У початковому стані на виході тригера молодшого розряду 1, старшого - 0. Тому до 8-го такту інформаційний сигнал завантажується тільки на молодший регістр. Після восьмого такту стану обох тригерів змінюється на протилежні, і інформаційний сигнал завантажується тільки на старший регістр.3.5 Блок перетворень коду
Блок перетворень коду призначений для представлення результату послідовного підсумовування в коді Грея та формування керуючих сигналів для семисегментних індикаторів. 16-ти розрядне число надходить у цей блок у паралельній формі. Потім воно зберігається в два 8-ми розрядних регістра DD47 і DD48 з приходом керуючого сигналу C на відповідні входи регістрів. Сигнал C формується з імпульсного сигналу R (сигнал закінчення додавання), за допомогою схеми виділення переднього фронту, утвореної елементами DD26: 4, DD26: 5, DD26: 6, DD49: 1, DD49: 2 і DD26: 1. Для дозволу прийому даних на входи L регістрів подається рівень логічного нуля.
Перетворення 16-ти розрядного числа відбувається на 14 елементах ВИКЛЮЧАЄ АБО (DD41: 2 ... DD52: 3), при цьому знаковий розряд (SN) числа не бере участь у перетворенні.
У даному блоці вихідне число у двійковому коді також перетвориться в двійково-десятковий код за допомогою схеми, складеної з перетворювачів двійкового коду в двійково-десятковий (DD53, DD57 ... DD69). Двійково-десятковий код необхідний для формування керуючих сигналів семисегментних індикаторів. Дані сигнали формуються за допомогою дешифраторів DD54, DD55, DD56, DD70, DD71, що володіють власною пам'яттю. Пам'ять необхідна для збереження керуючих сигналів на виходах дешифраторів (тобто збереження індикації) до приходу наступної комбінації вхідних сигналів.
Дані в коді Грея та керуючі сигнали семисегментних індикаторів надходять на вихід блоку перетворень коду.
3.6 Суматор
Суматор запускається подачею імпульсу на сигнал X. У цей момент відбувається обнуління всіх регістрів і тригерів. Т. е. пристрій встановлюється в початковий стан. Сигнал X запускає Блок опорних частот і повідомляє блоку вибору числа про те, що відбувається подача початкових операндів A і B і дозволено перетворення чисел у зворотний код (одиниця на сигнал INV). Після чого операнди надходять на блок введення числа. Під впливом тактових сигналів і керуючих сигналів лічильника, числа перетворяться з паралельного коду в послідовний. Отримані послідовні сигнали синхронно з тактовим сигналом подаються на D-тригери, а з виходів D-тригерів на однорозрядних суматор DD32: 1. Така подача дозволяє синхронізувати інформаційний сигнал по тактовому. На виході суматора виходить сума і перенесення, перенесення подається назад на вхід суматора, також через D-тригер разом з тактовим сигналом. Початкове значення переносу встановлюється в нуль разом з подачею імпульсу на сигнал X. На виході S0 однорозрядного суматора виходить сума в послідовному коді. У результаті виходить синхронна подача суми, тактового сигналу і керуючих сигналів лічильника на блок виводу. Блок виведення перетворює суму з послідовної форми в рівнобіжну, після чого, повідомляє про завершення операції додавання (сигнал R).Наступний етап складання - аналіз останнього перенесення. Оскільки перенесення подавався на суму через D-тригер значення останнього перенесення збереглося на цьому тригері. Значення останнього перенесення і сигнал завершення операції додавання подається на елемент І (DD36: 1). У разі якщо складання завершилося і останній перенесення дорівнює 1, на виході цього елемента виходить 1 - ознака переносу. Ознака перенесення подається на блок вибору, повідомляючи, що в даному випадку будуть складатися не початкові операнди, а їх сума з одиницею. Після цього сигнал INV - дозвіл інверсії обнуляється, тобто навіть якщо сума буде негативною її не треба перетворити на зворотний код, оскільки вона і так вже знаходиться в зворотному коді. Заключний етап роботи ознаки перенесення - подача його на блок опорних частот і повторний запуск складання.
Про закінчення складання свідчить імпульсний сигнал R з блоку виводу і нульовою останній перенесення. У випадку якщо ці умови виконуються, результат перетвориться в прямий код і подається на вихід разом з ознакою переповнення і сигналом завершення операції додавання. До формування сигналу завершення всі сигнали на виході дорівнюють нулю. Результат складання надходить до блоку перетворень коду, на виході якого формуються код Грея і сигнали управління семисегментний індикаторами.
У схемі передбачений контроль за модулем два, що реалізований на тригерах DD72, DD73 і двох елементах ВИКЛЮЧАЄ АБО DD41: 2, DD41: 3.
Висновок
У результаті виконаної роботи був розроблений 16-ти розрядний послідовний суматор двійкових чисел з фіксованою комою. Суматор повністю відповідає вимогам, заданим в технічному завданні. У роботі були використані елементи ТТЛ логіки малопотужних серій. Розроблено засоби вбудованого контролю роботи суматора методом контролю за модулем два. Забезпечено перетворення результату підсумовування в код Грея і формування керуючих сигналів семисегментних індикаторів для відображення суми в десятковому поданні.
Список літератури
1. Аванесян Г.Р., Левшин В.П. Інтегральні мікросхеми ТТЛ, ТТЛШ: Довідник. - М.: Машинобудування, 1993. - 256 с.: Іл.
2. Пухальський Г.І., Новосельцева Т.Я. Проектування дискретних пристроїв на інтегральних мікросхемах: Довідник. - М.: Радіо і зв'язок, 1990. - 304 с.: Іл.
3. Угрюмов Є.П. Цифрова Схемотехніка: Учеб. посібник для вузів. - 2-е вид., Перераб. і доп. - СПб.: БХВ-Петербург, 2004. - 800 с.: Іл.
4. Файзулаев Б.М., Тарабрін Б.В. Застосування інтегральних мікросхем в електронній обчислювальній техніці: Довідник. - М.: Радіо і зв'язок, 1986.
5. Шило В.Л. Популярні цифрові мікросхеми: Довідник. - М.: Радіо і зв'язок, 1988.